特許

J-GLOBAL ID：200903014189112935

半導体装置及びその製造方法

発明者： 伊東 豊二
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-306032
公開番号（公開出願番号）：特開2001-274356
出願日： 2000年10月05日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 強誘電体膜を含む積層膜の下側に堆積されている層間絶縁膜の膜厚を小さくしても、層間絶縁膜の下側に形成されている電極又は配線が露出しないようにする。【解決手段】 配線101が形成されている半導体基板100の上に、窒化シリコン膜102を介して、ボロン及びリンを含む第1の酸化シリコン膜103を堆積した後、該第1の酸化シリコン膜103を平坦化する。第1の酸化シリコン膜103をウェットエッチングにより薄膜化した後、該第1の酸化シリコン膜103の上に、ボロン又はリン等の不純物を含まない第2の酸化シリコン膜105を堆積する。第2の酸化シリコン膜105の上に、第1の金属膜106、強誘電体膜107及び第2の金属膜108を堆積した後、これらを順次パターニングして、上部電極108A、容量絶縁膜107A及び下部電極106Aからなる容量素子を形成する。第2の酸化シリコン膜105における容量素子が形成されていない領域をウェットエッチングにより除去する。

請求項（抜粋）：

半導体基板上に電極又は配線からなるパターンを形成する工程と、前記パターンの上を含む前記半導体基板の上に、ドライエッチングレートが相対的に高く且つ平坦性が相対的に優れている第1の絶縁膜を堆積する工程と、前記第1の絶縁膜の上に、ドライエッチングレートが相対的に低く且つ平坦性が相対的に劣る第2の絶縁膜を堆積する工程と、前記第2の絶縁膜の上に、強誘電体膜を含む積層膜を堆積した後、前記積層膜をドライエッチングによりパターニングして前記積層膜からなる電子デバイスを形成する工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/105 ,  H01L 21/768

FI (3件)：

H01L 27/10 444 B ,  H01L 21/90 M ,  H01L 21/90 C

Fターム (24件)：

5F033HH07 ,  5F033KK04 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ23 ,  5F033QQ31 ,  5F033QQ74 ,  5F033QQ75 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033TT02 ,  5F033VV16 ,  5F033XX31 ,  5F083FR01 ,  5F083JA17 ,  5F083JA38 ,  5F083JA56 ,  5F083KA00 ,  5F083PR33 ,  5F083PR38 ,  5F083PR39

引用特許：

審査官引用 (1件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-236059   出願人：沖電気工業株式会社