特許

J-GLOBAL ID：200903014243661109

半導体集積回路とその遅延時間の制御方法

発明者： 水野 雅春
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平9-358859
公開番号（公開出願番号）：特開平11-195967
出願日： 1997年12月26日
公開日（公表日）： 1999年07月21日
要約：

【要約】【課題】 素子の配置位置やプロセスのバラツキに依存せずにチップ上の素子の遅延時間を所定の値に保つことができる半導体集積回路を提供する。【解決手段】 遅延時間の測定回路1と、前記測定回路1で測定した遅延時間と予め設定した素子の遅延時間とを比較する遅延時間の比較回路2と、前記比較回路2の比較結果に基づき前記チップC1内の電源ライン3の電源電圧を制御する電源電圧の制御回路4とで構成したことを特徴とする。

請求項（抜粋）：

遅延時間の測定回路と、前記測定回路で測定した遅延時間と予め設定した素子の遅延時間とを比較する遅延時間の比較回路と、前記比較回路の比較結果に基づき前記チップ内の電源ラインの電源電圧を制御する電源電圧の制御回路とで構成したことを特徴とする半導体集積回路。

IPC (3件)：

H03K 5/13 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H03K 5/13 ,  H01L 27/04 F

引用特許：

審査官引用 (2件)

• 特開平2-159815
  
• 可変遅延回路
  公報種別：公開公報   出願番号：特願平4-104708   出願人：株式会社アドバンテスト