特許

J-GLOBAL ID：200903014395525952

半導体チップと積層型半導体モジュール

発明者： 山地 泰弘 ,  佐藤 知稔
出願人/特許権者： 株式会社東芝 ,  シャープ株式会社
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-152253
公開番号（公開出願番号）：特開2003-347502
出願日： 2002年05月27日
公開日（公表日）： 2003年12月05日
要約：

【要約】【課題】 半導体チップを複数個積層した場合における、接合外力によるダメージを低減することができ、貫通電極の抜け落ちや界面の剥離を防止することができ、信頼性向上及び製造コストの低減をはかる。【解決手段】 所望の回路が形成されたチップ本体11と、このチップ本体11の表裏を貫通した複数の貫通孔12にそれぞれ埋め込み形成された貫通電極16と、これらの貫通電極16の両端部にそれぞれ設けられた外部電極17,18とを備えた半導体チップにおいて、貫通孔12は、チップ本体11の周辺部に沿って一定ピッチαで複数個設けられ、かつチップ本体11の表裏においてピッチαの整数倍(N≧1)のずれを持つ。そして、この半導体チップ10を複数個積層してなる積層型半導体モジュールにおいて、貫通電極16の一部は、隣接する半導体チップ同士で1ピッチずれて電気的に接続されている。

請求項（抜粋）：

所望の回路が形成されたチップ本体と、このチップ本体の表裏を貫通した複数の貫通孔にそれぞれ埋め込み形成された貫通電極とを備えた半導体チップであって、前記貫通孔は、前記チップ本体の主平面と垂直な方向に対し傾けて形成されていることを特徴とする半導体チップ。

IPC (4件)：

H01L 25/065 ,  H01L 23/52 ,  H01L 25/07 ,  H01L 25/18

FI (2件)：

H01L 25/08 Z ,  H01L 23/52 C

引用特許：

出願人引用 (1件)

• 3次元積層半導体装置
  公報種別：公開公報   出願番号：特願2000-231214   出願人：シャープ株式会社

審査官引用 (1件)

• 3次元積層半導体装置
  公報種別：公開公報   出願番号：特願2000-231214   出願人：シャープ株式会社