特許
J-GLOBAL ID：200903014448841100
スケジュール作成方法,スケジュール作成装置,及びコンピュータプログラム
発明者：
,
出願人/特許権者：
代理人 (1件)：
牛木 護
公報種別：公開公報
出願番号（国際出願番号）：特願2006-271193
公開番号（公開出願番号）：特開2007-334855
出願日： 2006年10月02日
公開日（公表日）： 2007年12月27日
要約：
【課題】より少ないメモリ消費で、与えられたシステムをMPLシステムとして表現できる形式に簡単に導出できるようにする。【解決手段】入力パラメータとして、各工程iの実行時間diと工程i間の先行制約関係の各情報をスケジュール作成装置1のRAM12に記憶する。スケジュール作成装置1は、この入力パラメータに基づき、独自のシステム構造を表現する行列A0,F,B0,Cの各要素を決定し、さらにここで決定した行列Fから行列F*を算出して、簡単にmax-plus代数上で線形なMPL形式を導出するための行列A0,F*,B0,Cを取得する。【選択図】図1
請求項（抜粋）：
一乃至複数の入力,一乃至複数の出力,及び複数の工程を組み合わせてなり、前記入力に投入した処理対象を前記複数の工程で処理し、その処理結果を出力に送り出す離散事象システムに関し、前記処理対象を受け渡す前記各工程の実行順序を規定する先行制約関係,及び前記各工程における実行時間が取込部で入力パラメータとして取り込まれると、この取込部で取り込んだ入力パラメータを記憶部で記憶し、さらに前記離散事象システムの状態を表現するために、前記記憶部から読み出した入力パラメータに基づいて、max-plus代数上で線形なMPL形式に演算部が変換するスケジュール作成方法において、
前記max-plus代数上で線形なMPL形式を導出できるようにするために、前記各工程iにおける実行時間をdiとしたときに、前記記憶部から読み出した入力パラメータに基づいて、次の数1〜数4で定義されたシステム構造を表現する行列A0,F,B0,C(但し、[X]ijは行列Xにおけるi行j列の要素である)の各要素をそれぞれ前記演算部で決定する第1のステップと、
IPC (2件)：
FI (2件)：
G05B19/418 Z
, G06F17/60 108
