特許
J-GLOBAL ID：200903014514014120
電界効果型トランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-350331
公開番号（公開出願番号）：特開平11-186542
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】実行的にチャネル領域と同程度に浅く、かつオフセット領域のない低抵抗なソース・ドレイン電極を備える電界効果トランジスタの製造方法の提供。【解決手段】半導体基板の一主面の、ゲート電極の側壁に第1の側壁絶縁膜を形成する工程と、第1の側壁絶縁膜に隣接する第1のソース・ドレイン領域を形成する工程と、第1の側壁絶縁膜に隣接する第2の側壁絶縁膜を形成する工程と、ゲート電極、第1の側壁絶縁膜、及び第2の側壁絶縁膜をマスクに、ソース・ドレイン予定領域をエッチング除去する工程と、エッチング除去したソース・ドレイン予定領域に、第1のソース・ドレイン領域とともにソース・ドレイン電極を構成する第2のソース・ドレイン領域を形成する工程とを具備する。
請求項（抜粋）：
半導体基板の一主面にゲート絶縁膜及びゲート電極を順次形成する工程と、前記ゲート電極の側壁に第1の側壁絶縁膜を形成する工程と、前記ゲート電極及び前記第1の側壁絶縁膜に隣接する前記半導体基板の主面に第1のソース・ドレイン領域を形成する工程と、前記第1の側壁絶縁膜に隣接する第2の側壁絶縁膜を形成する工程と、前記ゲート電極、前記第1の側壁絶縁膜、及び前記第2の側壁絶縁膜をマスクに、前記主面のソース・ドレイン予定領域をエッチング除去する工程と、前記エッチング除去したソース・ドレイン予定領域に、前記第1のソース・ドレイン領域とともにソース・ドレイン電極を構成する第2のソース・ドレイン領域を形成する工程とを具備することを特徴とする電界効果型トランジスタの製造方法。
引用特許：
出願人引用 (11件)
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審査官引用 (7件)
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