薄膜疑似プレーナPFETデバイスを作製する方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：頓宮孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-028725
公開番号（公開出願番号）：特開平6-013582
出願日： 1993年02月18日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】 CMOSあるいはBiCMOS半導体の構造体に、薄膜疑似プレーナ・ポリシリコン・ゲートPFETを作製する方法を提供する。【構成】初期構造体として、複数の絶縁領域(28)を備えた主表面を有するP形のシリコン基板(23)を作製し、所定の絶縁領域(28E)上にポリシリコン・ランド(32A)を設け、バルクPFETを続いて形成するためのNウェル領域(35)を基板(23)に形成し、構造体の所望の位置に、絶縁体で被覆した導電性ポリシリコン・スタッド(39A,...)を形成し、構造体に、バルクNFETの自己整合したソース/ドレイン領域(50)を形成し、構造体とポリシリコン・ランドにそれぞれ、バルクNFETおよびpPFETの自己整合したソース/ドレイン領域(52)を形成し、ソース/ドレイン領域を含む所望の位置にコンタクト領域(53)を形成する。

請求項（抜粋）：

CMOSあるいはBiCMOS半導体の構造体に、薄膜疑似プレーナ・ポリシリコン・ゲートPFET(pPFET)を、バルクPFETデバイスおよびバルクNFETデバイスと同時に作製する方法において、(a)初期構造体として、複数の絶縁領域(28)を備えた主表面を有するP形のシリコン基板(23)を作製するステップと、(b)所定の絶縁領域(28E)上にポリシリコン・ランド(32A)を設けるステップと、(c)バルクPFETを続いて形成するためのNウェル領域(35)を基板(23)に形成するステップと、(d)構造体の所望の位置に、特にゲート電極として用いるための、絶縁体で被覆した導電性ポリシリコン・スタッド(39A,...)を形成するステップと、(e)構造体に、バルクNFETの自己整合したソース/ドレイン領域(50)を形成するステップと、(f)構造体とポリシリコン・ランドにそれぞれ、バルクNFETおよびpPFETの自己整合したソース/ドレイン領域(52)を形成するステップと、(g)前記ソース/ドレイン領域を含む所望の位置にコンタクト領域(53)を形成するステップとを含むことを特徴とする方法。

IPC (2件)：

H01L 27/11 , H01L 27/06

FI (2件)：

H01L 27/10 381 , H01L 27/06 321 J

引用特許：

審査官引用 (9件)

特開平4-325785
特開昭60-117767
特公昭47-015016

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