特許
J-GLOBAL ID：200903014599493650
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平9-205592
公開番号（公開出願番号）：特開平11-054731
出願日： 1997年07月31日
公開日（公表日）： 1999年02月26日
要約：
【要約】【目的】 共通ソース線によってワード線方向にソース領域が共通に接続された不揮発性メモリの高速動作化を実現し、工数の増加を伴うことなくCMOSロジック回路に混載できるようにする。【構成】 短冊状のフィールド絶縁膜3を形成し、これと直交するようにコントロールゲート7を形成する。コントロールゲート下のチャネル上にはフローティングゲート5が形成される。ソース領域8bは、第1層Al配線からなる共通ソース線12aによりワード線方向に共通に接続される。ドレイン領域8aは第1層Al配線からなるビット線座12bにより第1層間絶縁膜上に引き出された後、第2層Al配線からなるビット線15aによりワード線と直交する方向に共通に接続される。11は第1層間絶縁膜に形成されたコンタクトホール、14は第2層間絶縁膜に形成されたスルーホール。
請求項（抜粋）：
ワード線と直交する方向に短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、該コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、第1層Al配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され、第2層Al配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていることを特徴とする半導体装置。
IPC (4件)：
H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
