特許
J-GLOBAL ID：200903014818288103
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-078759
公開番号（公開出願番号）：特開平11-040817
出願日： 1998年03月26日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 リセス構造のSOI層を形成する上では、チャネル形成部のSOI層表面を低ダメージ化するには、ロコス技術により形成する必要がある。【解決手段】 SOI層3表面に、チャネル部のSOI層3に凹部を形成するため、ロコス酸化膜7を形成する。次に、希フッ酸によりロコス酸化膜を全て除去する。CVD酸化膜を形成し、異方性エッチングにより抑えの膜の側壁にCVD酸化膜からなるサイドウォール8を残す。次に、ゲート酸化膜9を約10nm形成する。CVD多結晶シリコンを全面に形成し、エッチバックにより、ゲート電極となるポリシリコン10を形成する。次に、ロコス酸化膜7の抑えのシリコン窒化膜6及び酸化膜5とサイドウォールの酸化膜8をそれぞれリン酸、フッ酸により除去する。次に、ソース/ドレイン領域12を形成し、ゲート電極10側壁にサイドウォール13を形成し、Ti膜14を形成する。次に、シリサイド膜15をゲート電極10及びソース/ドレイン領域12上に形成する。
請求項（抜粋）：
ウエハの基板上に第1絶縁膜を介して形成されたSOI層上にロコス酸化膜抑え膜を形成する工程と、チャネル領域に対応する領域の上記抑え膜に開口部を形成する工程と、上記開口部を有する抑え膜をマスクに、上記SOI層を熱酸化し、ロコス酸化膜を形成した後、該ロコス酸化膜を除去することにより、チャネル領域を画定する凹部を上記SOI層に設ける工程と、上記ウエハ全面に第2絶縁膜を堆積し、上記第2絶縁膜を異方性エッチングして、上記抑え膜の開口部を画定している側壁に第1サイドウォールを形成する工程と、上記開口部内のSOI層表面を露出させて、該SOI層表面上にゲート絶縁膜を形成した後、上記開口部内にゲート電極となる多結晶シリコン膜を、該多結晶シリコン膜表面の高さが上記抑え膜表面の高さ以下になるように形成する工程と、上記抑え膜及び第1サイドウォールを除去し、上記ゲート電極をマスクに、上記SOI層にイオン注入を行って、ソース/ドレイン領域を形成する工程とを有することを特徴とする、半導体装置の製造方法。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 617 L
, H01L 29/78 616 L
, H01L 29/78 616 S
, H01L 29/78 617 J
, H01L 29/78 618 C
, H01L 29/78 621
, H01L 29/78 627 F
