特許

J-GLOBAL ID：200903015230060188

バースト長さ検出回路

発明者： 李 在眞
出願人/特許権者： 現代電子産業株式会社
代理人 (1件)： 長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-171232
公開番号（公開出願番号）：特開平9-035473
出願日： 1996年07月01日
公開日（公表日）： 1997年02月07日
要約：

【要約】 (修正有)【課題】 バースト長さ検出回路は簡素化された回路構成でバーストモードの終了時点を感知し、チップ面積を減少させ電力消耗を減らす。【解決手段】 外部から二つ以上のアドレス信号を入力して貯蔵する二つ以上のレジスタと、二つ以上のアドレス信号をそれぞれ入力しクロック信号が印加されるたびに、入力されたアドレス信号の論理値に一つずつ加算したアドレス信号を順次発生する二つ以上の内部アドレス信号発生手段と、それぞれが制御信号により独立的に駆動され、二つ以上のレジスタの出力信号及び二つ以上の内部アドレス信号発生手段の出力信号をそれぞれ比較するための二つ以上の比較手段と、二つ以上の比較手段から出力される信号を論理演算してバーストモード終了時点を検出する論理回路と、外部からのバースト命令信号及び論理回路からのバーストモード終了信号により、所定の論理値を有するバースト長さ信号を発生するバースト信号発生手段とを含む。

請求項（抜粋）：

外部から少なくとも二つ以上のアドレス信号をそれぞれ入力して貯蔵するための少なくとも二つ以上の貯蔵手段と、前記少なくとも二つ以上のアドレス信号をそれぞれ入力し、クロック信号が印加されるたびに前記入力されたアドレス信号の論理値に一つずつ加算されたアドレス信号を、順次発生する少なくとも二つ以上の内部アドレス信号発生手段と、それぞれが制御信号により独立的に駆動され、前記少なくとも二つ以上の貯蔵手段の出力信号及び前記少なくとも二つ以上の内部アドレス信号発生手段の出力信号を、それぞれ比較するための少なくとも二つ以上の比較手段と、前記少なくとも二つ以上の比較手段から出力される信号を論理演算してバーストモード終了時点を検出する論理回路と、外部からのバースト命令信号及び前記論理回路からの前記バーストモード終了信号により、所定の論理値を有するバースト長さ信号を発生するバースト信号発生手段とを備えたことを特徴とするバースト長さ検出回路。

IPC (2件)：

G11C 11/401 ,  G11C 7/00 313

FI (2件)：

G11C 11/34 362 C ,  G11C 7/00 313

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-207264   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社