特許
J-GLOBAL ID：200903015280633553

通信装置制御回路

発明者：
内川 せとみ

内川 せとみ について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-289879
公開番号（公開出願番号）：特開平10-133958
出願日： 1996年10月31日
公開日（公表日）： 1998年05月22日
要約：
【要約】 (修正有)【課題】 フラッシュメモリを用いた通信端末装置の主制御回路の高信頼化。【解決手段】 CPU1が正常且つ所要な主制御動作時にCPU1のメインメモリを構成するフラッシュメモリ7とRAM8と、ウォッチドッグ回路2と、Cウォッチドッグ回路2より出力されるリセット信号回数をカウンタするリセットカウンタ31と、システムエラー時に主プログラムのダウンラインロード機能及びハードウェアチェック機能を有する予備プログラムによってCPU1が動作する為の予備メモリを構成するROM9とRAM10と、CPU1が正常時メインメモリであるフラッシュメモリ7及びRAM8へのアクセス制御を行い、システムエラー時には予備メモリであるROM9及びRAM10へ強制的にアクセス領域を切り替え、制御するアドレスデコーダ5とから構成されている。
請求項（抜粋）：
主制御を担う中央処理装置(以下CPU)に所要の処理を行わせる為の主プログラムをCPUのメインメモリである電気的消去可能なフラッシュメモリに記憶させておく機能を有する移動体衛星通信装置等の通信機器端末の制御系回路において、前記CPUが正常且つ所要な主制御動作時にCPUのメインメモリを構成するランダムアクセスメモリ(以下第1のRAM)及びフラッシュメモリと、CPUが定期的に出力するウォッチドッグ用パルスによりCPUの異常状態を監視し異常状態を検出した際にCPUに対してリセットを行うウォッチドッグ回路と、CPUの正常動作時に“0”にリセットされ前記ウォッチドッグ回路より出力されるリセット信号回数をカウントするリセットカウンタと、該リセットカウンタが値“N”となると前記CPUは復帰不可能な暴走状態となるシステムエラーであることを判断するシステムエラー検出器と、システムエラー時に主プログラムのダウンラインロード機能を有する予備プログラムによってCPUが動作する為の予備メモリを構成するランダムアクセスメモリ(以下第2のRAM)及びリードオンリメモリ(以下ROM)と、CPUが正常時に前記メインメモリであるフラッシュメモリ及び第1のRAMへのアクセス制御を行いシステムエラー時には前記予備メモリである第2のRAM及びROMへ強制的にアクセス領域を切り替えて制御するアドレスデコーダとを有することを特徴とした通信装置制御回路。
IPC (2件)：
G06F 12/16 310 ,  G06F 9/06 410
FI (2件)：
G06F 12/16 310 J ,  G06F 9/06 410 S
引用特許：
審査官引用 (3件)
  • メニュー選択装置
    公報種別：公開公報   出願番号：特願平5-081313   出願人：カシオ計算機株式会社
  • 二重化メモリ制御方法
    公報種別：公開公報   出願番号：特願平6-035985   出願人：富士通株式会社
  • 特開昭59-184952

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