特許

J-GLOBAL ID：200903015296942041

集積回路の製造方法

発明者： クラウディオ コンティエロ ,  パオラ ガルビアティ ,  ミシェール パルミエリ
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス エッセ エッレ エーレ
代理人 (1件)： 杉村 暁秀 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-053114
公開番号（公開出願番号）：特開平8-321556
出願日： 1996年03月11日
公開日（公表日）： 1996年12月03日
要約：

【要約】【課題】 DMOS技術のパワーデバイスと不揮発性メモリセルとを有する集積回路の製造に適した製造処理を提供する。【解決手段】 DMOS技術のパワーデバイスと、不揮発性メモリセルとを有する集積回路の製造で、互いに且つ共通半導体基板1から電気絶縁され、互いに横方向に分離され、パワーデバイス及びメモリセルが内部に形成される半導体領域R1,R2, R6を形成し、それぞれの分離された半導体領域上に、パワーデバイス及びメモリセル用の導電性ゲート領域33, 34, 37を形成し、パワーデバイス用の分離された半導体領域R1, R2内に、導電性ゲート領域33, 34の下側に延在するチャネル領域29, 30を形成し、チャネル領域29, 30を集積回路の上側面に対し垂直な方向に対し指定の角度で傾斜する方向に沿う第1ドーパントの第1の注入により形成し、この注入のドーズ量及びエネルギーは、高温度での熱拡散を行うことなく、第1ドーパントの注入直後にチャネル領域29, 30が形成されるように決定する。

請求項（抜粋）：

DMOS技術のパワーデバイスと、不揮発性メモリセルとを有する集積回路を製造するに当り、互いに且つ共通半導体基板(1)から電気絶縁され、互いに横方向に変位されて分離され、前記パワーデバイス及びメモリセルが内部に形成される半導体領域(R1,R2,R6)を形成し、それぞれの分離された半導体領域(R1,R2,R6)上に、DMOS技術のパワーデバイス及びメモリセル用の導電性ゲート領域(33,34,37)を形成し、DMOS技術のパワーデバイス用の分離された半導体領域(R1,R2)内に、導電性ゲート領域(33,34)の下側に延在するチャネル領域(29,30)を形成する集積回路の製造方法において、前記チャネル領域(29,30)を集積回路の上側面に対し垂直な方向に対し指定の角度で傾斜する方向に沿う第1ドーパントの第1の注入により形成し、この注入のドーズ量及びエネルギーは、第1ドーパントの高温度での熱拡散を行うことなく、第1ドーパントの注入直後に前記チャネル領域(29,30)が形成されるように決定することを特徴とする集積回路の製造方法。

IPC (9件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/265 ,  H01L 21/8222 ,  H01L 27/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 27/08 102 B ,  H01L 21/265 V ,  H01L 21/265 A ,  H01L 27/06 101 U ,  H01L 27/10 434 ,  H01L 29/78 371

引用特許：

審査官引用 (6件)

• 特開平4-044270
  
• ガラス基板の製造方法
  公報種別：公開公報   出願番号：特願平3-354020   出願人：日本電気株式会社
• 特開昭64-064365
  
• 特開平2-143454
  
• 特開昭59-106152
  
• 特開昭63-275179