特許
J-GLOBAL ID：200903015488749644
再構成可能なハ-ドウェアについての満足可能性を求めるための並列バックトレ-シング
発明者：
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出願人/特許権者：
代理人 (1件)：
岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-351118
公開番号（公開出願番号）：特開2000-181901
出願日： 1999年12月10日
公開日（公表日）： 2000年06月30日
要約：
【要約】 (修正有)【課題】 再構成可能なハードウェア上で満足可能性のアルゴリズムを実装する。【解決手段】 並列バックトレース・サティスファイアの形式であり、そのサティスファイアは、回路の1つの一次出力から回路の一次入力に向かっての複数の回路径路に沿って、オブジェクティブの並列バックトレーシングを提供するように、節論理、リテラル論理および変数論理の動作を指示するためのコントローラ、たとえば、同期化ユニットも含む。節論理、リテラル論理および変数論理はそれぞれ、解析されるべき回路の対応している節、リテラルまたは変数の処理に関連付けられた論理関数を表す複数のセルを含んでいる、容易にスケール可能な繰返し型のロジック・アレイ(ILA)構造を使ってそれぞれ実装することができる。
請求項（抜粋）：
満足可能性に対して解析されるべき回路の一次出力において指定された値を発生する一次入力の割当てを決定する方法であって、該方法は、前記回路の少なくとも一部分を再構成可能なハードウェアで表すステップと、前記一次出力から前記一次入力へ向かっての複数の回路径路に沿って、オブジェクティブの並列バックトレーシングを提供するように前記ハードウェアを制御するステップとを含む方法。
引用特許：
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