特許

J-GLOBAL ID：200903015524475602

炭化珪素半導体装置

発明者： 山本 剛 ,  ラジェシュ クマール ,  内藤 正美
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-358229
公開番号（公開出願番号）：特開平10-308512
出願日： 1997年12月25日
公開日（公表日）： 1998年11月17日
要約：

【要約】【課題】 溝ゲート型パワーMOSFETにおいて、溝側面に炭化珪素薄膜を形成し、高耐圧、低オン抵抗、ゲート閾値電圧が低い構造を得、さらに溝底部でのゲート酸化膜の破壊を防止する。【解決手段】 溝7の側面7aにn型薄膜半導体層8が形成されてなる溝ゲート型パワーMOSFETであって、n- 型エピ層2とp型エピ層4の間に、n+ 型エピ層3が形成されている。これらP型エピ層4、n+ 型エピ層3、n- 型エピ層2はpn+ n- ダイオードを構成しており、n+ 型エピ層3の濃度と厚さを調整することにより、pn+ n- ダイオードの耐圧を溝7の底部のゲート酸化膜9表面の耐圧より低くする。従って、pn+ n- ダイオードが溝7の底部のゲート酸化膜9表面より先にアバランシェブレークダウンするため、ゲート酸化膜9の破壊を防止することができる。

請求項（抜粋）：

第1導電型の低抵抗半導体層(1)と第1導電型の高抵抗半導体層(2)と第2導電型の第1の半導体層(4)とが積層され炭化珪素よりなる半導体基板(100)と、前記第1の半導体層の表層部の所定領域に形成された第1導電型の半導体領域(5)と、前記半導体基板の表面から前記半導体領域と前記第1の半導体層を貫通する溝(7)と、前記溝の側面における少なくとも前記第1の半導体層の表面に形成された炭化珪素の薄膜よりなる第2の半導体層(8)と、少なくとも前記第2の半導体層の表面に形成されたゲート酸化膜(9)と、前記溝内における前記ゲート酸化膜の上に形成されたゲート電極層(10)と、前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第1の電極層(12)と、前記半導体基板の裏面に形成された第2の電極層(13)とを備え、前記第2の電極層と前記第1の電極層の間のpn接合に逆バイアスの電圧が印加されたとき、前記溝の底部における前記ゲート酸化膜の表面がアバランシェブレークダウンするより先に、前記第1導電型の高抵抗半導体層と前記第2導電型の第1の半導体層との間のpn接合が導通状態になるようにしたことを特徴とする炭化珪素半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 29/866

FI (5件)：

H01L 29/78 653 A ,  H01L 29/78 652 T ,  H01L 29/78 652 C ,  H01L 29/78 652 H ,  H01L 29/90 D

引用特許：

審査官引用 (1件)

• 炭化けい素縦型FET
  公報種別：公開公報   出願番号：特願平7-183721   出願人：富士電機株式会社