特許
J-GLOBAL ID：200903015584493421
半導体記憶装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-071000
公開番号（公開出願番号）：特開平10-270652
出願日： 1997年03月25日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】 エピタキシャル効果を利用して強誘電性を発現した強誘電体膜、あるいはエピタキシャル効果により強誘電性又は常誘電性が強化された誘電体膜を使用した半導体メモリにおいて、高集積化が可能なキャパシタセルを提供すること。【解決手段】 半導体基板1上に形成したトランジスタのソース電極及びドレイン電極6の少なくとも一つから半導体基板1の結晶方位を引き継いで、該基板1全面にエピタキシャル成長若しくは配向成長した半導体層5を形成し、この半導体層5にパターニングにより溝を設け、この溝内に絶縁膜7を埋め込むことにより、前記トランジスタのソース電極及びドレイン電極6の少なくとも一つの上に、半導体層5の一部からなる絶縁分離した半導体プラグ11を形成し、この半導体プラグ11上にこれと導通するキャパシタを形成する。
請求項（抜粋）：
半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有し、かつ前記キャパシタの誘電体膜としてエピタキシャル成長若しくは配向成長した誘電体物質を用いた半導体記憶装置を製造する方法であって、前記半導体基板上に前記トランジスタを形成する工程と、前記トランジスタのソース電極及びドレイン電極の少なくとも一つから前記半導体基板の結晶方位を引き継いで、該基板全面にエピタキシャル成長若しくは配向成長した半導体層を形成する工程と、この半導体層にパターニングにより溝を設ける工程と、前記溝内に絶縁膜を埋め込むことにより、前記トランジスタのソース電極及びドレイン電極の少なくとも一つの上に、前記半導体層の一部からなる絶縁分離した半導体プラグを形成する工程と、この半導体プラグ上に該半導体プラグと導通する前記キャパシタを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
IPC (6件)：
H01L 27/10 451
, H01L 27/108
, H01L 21/8242
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 27/10 621 Z
, H01L 27/10 651
, H01L 29/78 371
