特許
J-GLOBAL ID：200903015705775659
データ処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平9-156771
公開番号（公開出願番号）：特開平11-003243
出願日： 1997年06月13日
公開日（公表日）： 1999年01月06日
要約：
【要約】【課題】 従来はマルチチップモジュールに搭載されているマイクロプロセッサ及びメモリの単体でのテストは不可能であり、テストフロー及び工程が複雑になる。【解決手段】 アウトプットイネーブル信号16がアクティブな時に、コントロール信号17がハイレベルとなると、メモリ20のアウトプットイネーブル端子OEに入力されるアウトプットイネーブル信号19がインアクティブ、外部へのアウトプットイネーブル信号18がアクティブとなる。2次キャッシュアウトプットイネーブル信号16がアクティブにない時は、アウトプットイネーブル信号18及び19がインアクティブとなる。従って、コントロール信号17がハイレベルの時は、2次キャッシュの読み出しサイクルでも、メモリ20が出力を行わないため、マイクロプロセッサ11単体でのテストが可能となる。
請求項（抜粋）：
2次キッシュインタフェースを持つマイクロプロセッサと、2次キャッシュとして使用されるメモリを同一パッケージ上に搭載したマルチチップモジュールのデータ処理装置であって、前記マイクロプロセッサからの2次キャッシュアウトプットイネーブル信号と第1のコントロール信号とを入力信号として受け、前記2次キャッシュアウトプットイネーブル信号がアクティブのときでも前記第1のコントロール信号の論理値により、前記2次キャッシュへの前記2次キャッシュアウトプットイネーブル信号の供給を遮断又は許可する選択回路を設けたことを特徴とするデータ処理装置。
IPC (3件)：
G06F 11/22 340
, G06F 12/08
, G11C 29/00 675
G06F 11/22 340 Z
, G06F 12/08 S
, G06F 12/08 F
, G11C 29/00 675 L
