特許
J-GLOBAL ID：200903015970344988

半導体装置の製造方法

発明者：
長岡 弘二郎

長岡 弘二郎 について

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山本 雄一

山本 雄一 について

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榎本 貴幸

榎本 貴幸 について

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泉妻 かおる

泉妻 かおる について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2006-027954
公開番号（公開出願番号）：特開2007-208166
出願日： 2006年02月06日
公開日（公表日）： 2007年08月16日
要約：
【課題】ゲート配線および半導体基板に達するコンタクトホールを精度よく形成可能な半導体装置の製造方法を提供する。【解決手段】NMOS領域11AとPMOS領域11Bとを同一の半導体基板11に備えた半導体装置の製造方法であって、NMOS領域11Aの半導体基板11上に第1のストレスライナー膜41を形成する第1工程と、NMOS領域11AとPMOS領域11Bの境界部11C上で第1のストレスライナー膜41に一部が重なるように、PMOS領域11Bの半導体基板11上に第2のストレスライナー膜43を形成する第2工程と、第1のストレスライナー膜41に重ねて設けられた第2のストレスライナー膜43を除去する第3工程とを有することを特徴とする半導体装置の製造方法である。【選択図】図2
請求項（抜粋）：
第1の素子領域と第2の素子領域とを同一の基板に備えた半導体装置の製造方法であって、 前記第1の素子領域の前記基板上に第1絶縁膜を形成する第1工程と、 前記第1の素子領域と前記第2の素子領域の境界部上で前記第1絶縁膜に重なるように、前記第2の素子領域の前記基板上に第2絶縁膜を形成する第2工程と、 前記第1絶縁膜に重ねて設けられた前記第2絶縁膜を除去する第3工程とを有する ことを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/320 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 21/28 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 29/78
FI (6件)：
H01L21/88 K ,  H01L27/08 321F ,  H01L21/28 L ,  H01L21/90 A ,  H01L21/90 K ,  H01L29/78 301N
Fターム (63件)：
4M104AA01 ,  4M104CC01 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104EE05 ,  4M104EE11 ,  4M104EE17 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ38 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033SS12 ,  5F033TT02 ,  5F033VV06 ,  5F033XX01 ,  5F033XX03 ,  5F033XX19 ,  5F048AC03 ,  5F048BA01 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BD00 ,  5F048BF06 ,  5F048BF15 ,  5F048BF16 ,  5F048BG13 ,  5F048DA27 ,  5F048DA30 ,  5F140AB03 ,  5F140AC28 ,  5F140BA01 ,  5F140BF11 ,  5F140BF18 ,  5F140BF60 ,  5F140BG09 ,  5F140BG10 ,  5F140BG14 ,  5F140BH15 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ27 ,  5F140BK26 ,  5F140CC01 ,  5F140CC03 ,  5F140CC08 ,  5F140CC12 ,  5F140CC15 ,  5F140CE07 ,  5F140CF05
引用特許：
出願人引用 (2件) 審査官引用 (3件)

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