特許
J-GLOBAL ID：200903078522150872

半導体装置およびその製造方法

発明者：
佐藤 成生

佐藤 成生 について

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桐越 勝義

桐越 勝義 について

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ピディン セルゲイ

ピディン セルゲイ について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-260140
公開番号（公開出願番号）：特開2006-080161
出願日： 2004年09月07日
公開日（公表日）： 2006年03月23日
要約：
【課題】 p型MOSトランジスタおよびn型MOSトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供する。【解決手段】 シリコン基板11の第1領域13pに形成されたp型MOSトランジスタ14と、第2領域13nに形成されたn型MOSトランジスタ15と、第2領域13nには、シリコン基板11および素子分離領域12の一部の表面とゲート積層体34を覆う引っ張り応力を有する第2応力制御膜38と、第1領域13pのシリコン基板11および素子分離領域12の一部の表面とゲート積層体23を覆うと共に、第2領域の第2応力制御膜38を覆う、圧縮応力を有する第1応力制御膜26が形成される。第1応力制御膜26の膜厚t1、圧縮応力の大きさP1、第2応力制御膜38の膜厚t2、圧縮応力の大きさP2として、t1×P1<t2×P2の関係を有する。【選択図】 図4
請求項（抜粋）：
半導体基板の第1の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するp型MOSトランジスタと、該半導体基板の第2の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するn型MOSトランジスタとを備える半導体装置であって、 前記第1の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第1の応力制御膜と、 前記第2の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第2の応力制御膜と、該第2の応力制御膜を覆う前記第1の応力制御膜とを備え、 前記第1の応力制御膜の圧縮応力の大きさをP1、膜厚をt1、第2の応力制御膜の引っ張り応力の大きさをP2、膜厚をt2とすると、t1×P1<t2×P2の関係を有することを特徴とする半導体装置。
IPC (2件)：
H01L 27/092 ,  H01L 21/823
FI (1件)：
H01L27/08 321C
Fターム (19件)：
5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BA10 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BF06 ,  5F048BF16 ,  5F048BG13 ,  5F048DA00 ,  5F048DA04 ,  5F048DA09 ,  5F048DA25
引用特許：
出願人引用 (2件)

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