特許

J-GLOBAL ID：200903016025142933

半導体装置の製造方法および半導体装置

発明者： 鈴木 純
出願人/特許権者： 松下電器産業株式会社
代理人 (2件)： 宮井 暎夫 ,  伊藤 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2005-064820
公開番号（公開出願番号）：特開2006-253248
出願日： 2005年03月09日
公開日（公表日）： 2006年09月21日
要約：

【課題】 NiSiが用いられたシリサイド上ライナー窒化膜のエッチング特性を改善し、コンタクトホール底での過度のエッチングを防止する。【解決手段】 半導体基板301の素子活性領域にシリサイド層308を形成する工程と、半導体基板上にライナーになるシリコン窒化膜309を形成する工程と、シリコン窒化膜上に層間絶縁膜を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程とを含み、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の2〜10倍である。これにより、窒化膜中の塩素濃度を低減でき、Si-N結合が増やすことができるため、ウェットエッチング耐性を向上できる。【選択図】 図1

請求項（抜粋）：

半導体基板の素子活性領域にシリサイド層を形成する工程と、 前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に層間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクトホールを形成する工程とを含み、 前記シリコン窒化膜は、原子層蒸着法(Atomic Layer Deposition)によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、 前記成膜段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の2〜10倍であることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/318 ,  H01L 21/28 ,  H01L 21/768 ,  H01L 23/522

FI (5件)：

H01L21/318 B ,  H01L21/28 L ,  H01L21/28 301S ,  H01L21/90 C ,  H01L21/90 K

Fターム (51件)：

4M104AA01 ,  4M104BB21 ,  4M104CC01 ,  4M104DD08 ,  4M104DD17 ,  4M104DD22 ,  4M104DD84 ,  4M104EE01 ,  4M104EE17 ,  4M104FF21 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH13 ,  5F033JJ18 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK25 ,  5F033NN06 ,  5F033NN07 ,  5F033NN30 ,  5F033PP11 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ70 ,  5F033QQ92 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033RR20 ,  5F033SS01 ,  5F033SS02 ,  5F033SS11 ,  5F033TT02 ,  5F033WW00 ,  5F033XX02 ,  5F058BA09 ,  5F058BA20 ,  5F058BC08 ,  5F058BD10 ,  5F058BF02 ,  5F058BF24 ,  5F058BF30 ,  5F058BF37 ,  5F058BJ02 ,  5F058BJ04

引用特許：

出願人引用 (1件)

• 低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子及びその製造方法
  公報種別：公開公報   出願番号：特願2003-278185   出願人：三星電子株式会社