特許

J-GLOBAL ID：200903016390640560

半導体装置の製造方法

発明者： 大西 哲也 ,  鈴木 克典 ,  樋上 佳則
出願人/特許権者： シャープ株式会社
代理人 (1件)： 梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-136900
公開番号（公開出願番号）：特開平10-335666
出願日： 1997年05月27日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 SOIデバイスの場合、ホール底部が帯電すると、活性領域と支持基板との間に電位が発生し、その間にある埋め込み酸化膜が劣化する。【解決手段】 SOI基板に半導体素子が形成されている半導体装置の製造方法において、上記半導体素子上又は該半導体素子を接続する電極配線上に絶縁膜を形成し、次いで該絶縁膜上に導電膜を形成した後、ドライエッチングによりコンタクトホールを形成する。

請求項（抜粋）：

SOI基板に半導体素子が形成されている半導体装置の製造方法において、上記半導体素子上又は該半導体素子を接続する電極配線上に層間絶縁膜を形成し、次いで該層間絶縁膜上に導電膜を形成した後、ドライエッチングにより上記層間絶縁膜に上記半導体素子と又は該半導体素子を接続する電極配線と電気的接続に用いるコンタクトホール又はヴィアホールを形成し、次いで該コンタクトホール又はヴィアホールにバリアメタルを介して導電性コンタクトプラグを埋設することを特徴とする、半導体装置の製造方法。

IPC (4件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/768

FI (6件)：

H01L 29/78 616 K ,  H01L 21/28 301 R ,  H01L 21/90 C ,  H01L 29/78 613 A ,  H01L 29/78 621 ,  H01L 29/78 623 A

引用特許：

審査官引用 (2件)

• 半導体集積回路装置の製法
  公報種別：公開公報   出願番号：特願平4-000667   出願人：三菱電機株式会社
• 電極形成方法
  公報種別：公開公報   出願番号：特願平6-045415   出願人：ソニー株式会社