半導体装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-169326
公開番号（公開出願番号）：特開平7-030104
出願日： 1993年07月08日
公開日（公表日）： 1995年01月31日
要約：

【要約】 (修正有)【目的】素子寸法の縮小が可能で、かつ、ゲート抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗を低減することが可能な半導体装置及びその製造方法を提供する。【構成】極微細のCONCAVE MOSFETでは、溝部(凹部)の開口が極めて狭くなる。この溝部は一般にエッチングによって形成されるが、これにゲート酸化を行なった後に溝が埋まるようにポリシリコンを堆積し、さらに、基板全面をエッチバックした場合でもエッチング条件を選ぶならば、ポリシリコンを電極として溝の内部のみに残すことができ、かつ、エッチング時間を適切に選ぶならば、溝の縁部の上端よりもポリシリコンの上面を低くすることができる。本発明はこのような構造にすることによって、溝の内側に側壁絶縁膜9を形成することを可能にすると共に、この側壁絶縁膜によりシリサイド工程においてゲート電極8上のシリサイド12と、ソース電極3及びドレイン電極4の上の各シリサイド10,11とを物理的、電気的に分離させる。

請求項（抜粋）：

表面部にソース領域及びドレイン領域が離隔して形成され、これらの領域の中間をチャネル領域とする基板半導体と、前記ソース領域に積層されたソース電極及び前記ドレイン領域に積層されたドレイン電極と、前記チャネル領域を挟んで対向する前記ソース電極及びドレイン電極の各側面、並びに前記チャネル領域の表面に連続して形成されたゲート絶縁膜と、表面が前記ソース電極及びドレイン電極のいずれの表面よりも低くなるように前記ソース電極及びドレイン電極間の前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース電極、ドレイン電極、及びゲート電極の各表面に形成されたシリサイド膜と、対向する前記ソース電極及びドレイン電極の各側面に形成され、前記ゲート電極上のシリサイド膜を、前記ドレイン電極及びゲート電極上の各シリサイド膜から分離する側壁絶縁膜と、を備えた半導体装置。

引用特許：

審査官引用 (5件)

MIS型半導体装置
公報種別：公開公報出願番号：特願平3-250381 出願人：ソニー株式会社
特開平3-138930
特開平2-112284

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