特許

J-GLOBAL ID：200903016528232204

半導体集積回路装置及びその製造方法

発明者： 玉置 徳彦 ,  川嶋 光一 ,  桜井 康雄 ,  立岩 健二
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-295617
公開番号（公開出願番号）：特開2002-198435
出願日： 2001年09月27日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 MOS型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するときに、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止する。【解決手段】 回路パターンの配置領域のうち、活性領域パターン1及びゲート電極パターン2が設けられていない空き領域3に、短冊状又は線状のゲート電極ダミーパターン4を挿入し、それによってゲート電極パターン2とゲート電極ダミーパターン4との合計の単位面積当たりのゲート電極周縁長が所定の範囲に設定されるようにする。

請求項（抜粋）：

ライン状パターンを有する回路パターンを備えた半導体集積回路装置であって、前記ライン状パターンの単位面積当たりの周縁長が所定の範囲に設定されていることを特徴とする半導体集積回路装置。

IPC (7件)：

H01L 21/822 ,  G03F 7/20 521 ,  H01L 21/027 ,  H01L 21/3205 ,  H01L 21/3213 ,  H01L 21/82 ,  H01L 27/04

FI (6件)：

G03F 7/20 521 ,  H01L 27/04 D ,  H01L 21/88 S ,  H01L 21/88 D ,  H01L 21/82 W ,  H01L 21/30 514 C

Fターム (34件)：

5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033MM21 ,  5F033QQ01 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ26 ,  5F033RR04 ,  5F033UU01 ,  5F033VV01 ,  5F033VV06 ,  5F033VV16 ,  5F033WW00 ,  5F033XX00 ,  5F038AV06 ,  5F038CA18 ,  5F038CD10 ,  5F038DF05 ,  5F038EZ15 ,  5F038EZ20 ,  5F046AA25 ,  5F046CB17 ,  5F046CC13 ,  5F064BB14 ,  5F064BB15 ,  5F064DD07 ,  5F064DD20 ,  5F064EE08 ,  5F064EE14 ,  5F064EE15 ,  5F064EE60 ,  5F064GG03

引用特許：

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平6-122303   出願人：株式会社日立製作所, 株式会社日立マイコンシステム
• 特開平3-180041
  
• 特開昭60-124941