ループ制御回路とループバック制御装置

発明者： ,
出願人/特許権者： ,
代理人 (1件)：山下穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-230558
公開番号（公開出願番号）：特開2001-045037
出願日： 1999年08月17日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】ループバックする際に、下りフレーム位相と上りフレーム位相との位相差を吸収して、ループバック用のバッファによる遅延量を小さくすることを課題とする。【解決手段】上りデータと下りデータとを相互に折り返すループ制御回路において、複数のTSから成るフレームと、当該フレームの先頭位置にパルスを発生するフレームパルスと、折り返しデータの先頭TSとそれに続く必要なTS数と前記折り返しデータに加わる元からのデータの先頭TSとそれに続く必要なTS数とをフレーム情報とを入力するバッファ制御部と、該バッファ制御部からの書込アドレスと読出アドレスを受けて前記折り返しデータを書き込み及び読み出すバッファと、前記バッファ制御部の選択制御信号により、前記元からのデータと前記折り返しデータとの何れかを選択するセレクタとを備えたことを特徴とする。

請求項（抜粋）：

上りデータに重ねて下りデータを折り返すループ制御回路において、複数のタイムスロットから成るフレームと、当該フレームの先頭位置にフレームパルスを発生するフレームパルスと、折り返しデータの先頭タイムスロットとそれに続く必要なタイムスロット数と前記折り返しデータに加わる元からのデータの先頭タイムスロットとそれに続く必要なタイムスロット数とをフレーム情報とを入力するバッファ制御部と、該バッファ制御部からの書込アドレスと読出アドレスを受けて前記折り返しデータを書き込み及び読み出すバッファと、前記バッファ制御部の選択制御信号により、前記元からのデータと前記折り返しデータとの何れかを選択するセレクタとを備え、前記フレーム情報に従って、前記元からのデータから前記折り返しデータとを前記フレームパルスに同期して折り返すことを特徴とするループ制御回路。

IPC (4件)：

H04L 12/437 , H04J 3/00 , H04J 3/14 , H04L 29/14

FI (4件)：

H04L 11/00 331 , H04J 3/00 U , H04J 3/14 Z , H04L 13/00 315 A

Fターム (12件)：

5K028AA07 , 5K028BB08 , 5K028CC06 , 5K031AA06 , 5K031CA08 , 5K031CB19 , 5K031DA12 , 5K031DB11 , 5K031DB14 , 5K031EB11 , 5K035EE10 , 5K035GG07

引用特許：

出願人引用 (2件)

特開平3-185949
信号ループバック装置
公報種別：公開公報出願番号：特願平9-172604 出願人：富士通株式会社

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