特許
J-GLOBAL ID:200903016577182573
不揮発性半導体記憶装置
発明者:
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出願人/特許権者:
代理人 (1件):
鈴江 武彦
公報種別:公開公報
出願番号(国際出願番号):特願平4-178684
公開番号(公開出願番号):特開平6-021404
出願日: 1992年07月06日
公開日(公表日): 1994年01月28日
要約:
【要約】【目的】 デ-タ保持特性の劣化の原因となるゲ-ト酸化膜の低電界でのリ-ク電流を減少させることができ、データ保持特性の改善をはかり得る不揮発性半導体記憶装置を提供すること。【構成】 NANDセル型のEEPROMにおいて、デ-タ書き込みの際にメモリセル21を構成するトランジスタのゲート絶縁膜に書き込み電圧Vwを印加するための書き込み電位発生回路27と、デ-タ消去の際にゲート絶縁膜に消去電圧Veを印加するための消去電位発生回路28と、デ-タ書き込み動作及びデ-タ消去動作の後に、ゲ-ト絶縁膜に与えられるストレスを緩和するためにゲート絶縁膜にストレス緩和電圧Vsを印加するストレス緩和電位発生回路29とを備え、ストレス緩和電圧Vsを、|Vs|<|Vw|,|Vs|<|Ve|の関係を満たすよう設定したことを特徴とする。
請求項(抜粋):
半導体基板上に電荷蓄積層と制御ゲ-トが積層形成され、電荷蓄積層と基板の間の電荷により電気的書き換えを可能にしたメモリセルが複数個マトリクス配列されたメモリセルアレイを有する不揮発性半導体記憶装置において、デ-タ書き込みをするために前記メモリセルを構成するトランジスタのゲート絶縁膜に書き込み電圧Vwを印加する手段と、デ-タ消去をするために前記ゲート絶縁膜に消去電圧Veを印加する手段と、デ-タ書き込み動作及びデ-タ消去動作の少なくとも一方の後に、前記ゲ-ト絶縁膜に与えられるストレスを緩和するために該ゲート絶縁膜に電圧Vsを印加する手段とを具備し、前記ストレス緩和のための電圧Vsを、|Vs|<|Vw|,|Vs|<|Ve|の関係を満たすよう設定してなることを特徴とする不揮発性半導体記憶装置。
IPC (4件):
H01L 27/115
, G11C 16/06
, H01L 29/788
, H01L 29/792
FI (3件):
H01L 27/10 434
, G11C 17/00 309 F
, H01L 29/78 371
引用特許:
審査官引用 (4件)
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特開昭49-098974
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特開平3-295097
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特開平2-094197
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