特許
J-GLOBAL ID：200903016999424065
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-199498
公開番号（公開出願番号）：特開平8-063995
出願日： 1994年08月24日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 歩留りが高く、レイアウト面積が小さく、レイアウトが容易で、信号の遅延がなく、冗長ビット線の数を容易に変更できる半導体記憶装置を提供する。【構成】 複数のメモリセルアレイブロック3,9,...のビット線対4.n,......と交差するI/O線対23.nおよび信号伝達線25.nを設ける。通常カラム選択回路6.nは、ブロック3が選択されかつビット線対4.nが正常である場合はそのビット線対4.nをI/O線対23.nに接続し、ビット線対4.nが不良である場合は信号伝達線25.nを活性化させる。信号伝達線25.nが活性化されたことに応じて、通常カラム/冗長カラム切換回路19.nに対応する冗長ビット線対17.nをI/O線対24.nに接続し、I/O線切換回路14.nはI/O線対23.nと24.nを切離す。
請求項（抜粋）：
それぞれが複数のビット線と、前記ビット線と交差して配置された複数のワード線と、前記ビット線と前記ワード線の各交点に配置されたメモリセルとを含む複数のメモリセルアレイ、前記複数のビット線のうちの不良なビット線と置換するための複数の冗長ビット線と、前記冗長ビット線と交差して配置された複数のワード線と、前記冗長ビット線と前記ワード線の各交点に配置された冗長メモリセルとを含む冗長メモリセルアレイ、前記複数のメモリセルアレイのビット線と交差して配置され、かつそれぞれが各メモリセルアレイの複数のビット線のうちのいずれか1つのビット線と、前記冗長メモリセルアレイの複数の冗長ビット線のうちのいずれか1つの冗長ビット線とに対応して設けられた複数の信号入出力線、各メモリセルアレイの各ビット線に対応して設けられ、そのメモリセルアレイが選択されかつそのビット線が正常であることに応じてそのビット線を対応する信号入出力線に接続し、そのメモリセルアレイが選択されかつそのビット線が不良であることに応じてそのビット線を対応する冗長ビット線と置換するための第1の切換信号を出力する第1の切換手段、および各信号入出力線に対応して設けられ、前記第1の切換手段から出力された切換信号に応じて対応する冗長ビット線をその信号入出力線に接続する第2の切換手段を備えたことを特徴とする、半導体記憶装置。
引用特許：
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