特許
J-GLOBAL ID：200903017071534559
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平9-047690
公開番号（公開出願番号）：特開平10-241357
出願日： 1997年03月03日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】‘L’読み出し時における、ビット線電位変化に含まれるマージンの削減量を小さくする。【解決手段】nMOSトランジスタ31は、そのゲートがビット線*BLに接続され、そのソースとドレインとが短絡されてダミーワード線DWL0に接続されている。ビット線Bとビット線*Bとをプリチャージ電位Vpr=Vii/2にさせた後に、転送ゲート11をオンにし、次いでダミーワード線DWL0を電位Vs=Vpr-Vthから内部電源電位Viiまで上昇させ、次いでセンスアンプ30をアクティブにさせる。ここにVthはnMOSトランジスタ31の敷居電圧に等しい。nMOSトランジスタ31の替わりにpMOSトランジスタを用いた場合には、そのソースとドレインとを短絡してビット線*Bに接続し、そのゲートをダミーワード線DWL0に接続する。電位Vsは0Vでもよい。
請求項（抜粋）：
第1ビット線と、該第1ビット線に転送ゲートを介して第1容量素子が接続されたメモリセルと、第2ビット線と、アクティブのときに該第1ビット線と該第2ビット線との電位差を増幅させるセンスアンプと、ダミーワード線とを有する半導体装置において、第1電極が該第1ビット線に接続され、第2電極が該ダミーワード線に接続され、該第1電極と該第2電極との電位差に応じて容量が変化する第2容量素子と、該第1ビット線と該第2ビット線とをプリチャージ電位にさせた後に、該転送ゲートをオンにし、該転送ゲートをオンにした後に該ダミーワード線を第1電位から該所定値より大きい第2電位まで上昇させ、該ダミーワード線の電位を該所定値以上上昇させた後に該センスアンプをアクティブにさせる制御回路と、を有することを特徴とする半導体装置。
IPC (2件)：
G11C 11/401
, G11C 11/407
G11C 11/34 352 E
, G11C 11/34 354 F
