特許
J-GLOBAL ID：200903017224826848
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-333478
公開番号（公開出願番号）：特開平9-182100
出願日： 1995年12月21日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 カラーバースト信号および垂直ブランキング期間を有する複合映像信号を入力して、カラーバースト信号に同期するクロック信号を抽出するPLL回路に関し、複合映像信号のカラーバースト信号が存在しない期間において生成されるクロック信号の周波数変動を、過渡期のクロック引き込みを遅くすることなく、抑制することを目的とする。【解決手段】 カラーバースト信号に同期するようにクロック信号を発生するPLLの位相ループのゲインを、垂直ブランキング期間は低くするように制御するように構成する。
請求項（抜粋）：
カラーバースト信号および垂直ブランキング期間を有する複合映像信号を入力して、カラーバースト信号に同期するクロック信号を抽出するPLL回路において、前記複合映像信号を入力して前記カラーバースト信号を抽出するバースト信号抽出手段(1)と、前記カラーバースト信号に同期するようにクロック信号を発生するものであって、前記バースト信号抽出手段(1)にて抽出したカラーバースト信号の位相と、自らが発生したクロック信号の位相とを比較して、その位相差を減少させるように該クロック信号の位相を制御する位相同期ループを有するPLL手段(3)と、前記複合映像信号を入力して、前記垂直ブランキング期間を検出する垂直ブランキング検出手段(2)と、前記垂直ブランキング検出手段(2)にて検出した垂直ブランキング期間は、前記PLL手段(3)の位相同期ループのループゲインを低くするように前記PLL手段(3)を制御するループゲイン制御手段(4)とを有することを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H04N 9/44 B
, H03L 7/00 B
