特許

J-GLOBAL ID：200903081958310116

PLL回路

発明者： 今藤 豊生
出願人/特許権者： 山形日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-040263
公開番号（公開出願番号）：特開平7-288471
出願日： 1995年02月28日
公開日（公表日）： 1995年10月31日
要約：

【要約】【目的】PLL周波数シンセサイザのロックタイムをより短縮することにある。【構成】位相比較器11の出力の状態の変化、すなわちアップ指示からダウン指示あるいはダウン指示からアップ指示を検出し、変化がある毎にフィルタ時定数を変化させる。

請求項（抜粋）：

基準信号と分周信号とを位相比較して位相誤差信号を出力する位相比較器と、前記位相誤差信号を所定の時定数をもって電圧制御信号に変換する回路手段と、前記電圧制御信号により制御される発振信号を出力する電圧制御発振回路と、前記発振信号を所定の分周比で分周して前記分周信号を生成する分周回路とを備えるPLL回路において、前記分周比の変化により生じる前記位相誤差信号の第1の変化に応答して前記回路手段の時定数を第1の値に制御し、前記位相誤差信号の第2の変化に応答して前記時定数を前記第1の値からこの値よりも大きな第2の値に制御する制御手段を設けたことを特徴とするPLL回路。

IPC (2件)：

H03L 7/187 ,  H03L 7/107

FI (2件)：

H03L 7/18 D ,  H03L 7/10 C

引用特許：

審査官引用 (2件)

• 特開平3-174816
  
• 周波数シンセサイザ
  公報種別：公開公報   出願番号：特願平5-180388   出願人：株式会社東芝