特許
J-GLOBAL ID：200903017348161437
オフセットキャンセル回路
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平6-205125
公開番号（公開出願番号）：特開平8-070223
出願日： 1994年08月30日
公開日（公表日）： 1996年03月12日
要約：
【要約】【目的】 入力信号のゲインとオフセット制御のゲインを別々に設定し、入力信号のゲインを改善する。【構成】 差動増幅部A1中のTr11,12が差動動作で入力信号を増幅する。差動増幅部A2中のTr21,22は、オフセット制御端子VAP,VANからのオフセット制御信号の電位に基づいて差動動作し、出力端子DOP,DONの電位をそれぞれバイアスする。そのため、出力信号中のオフセットの量が制御される。一方、電流制御部26は電流源25に流れる電流量を制御し、出力信号の電位及びオフセット制御量に対するゲインの自由な制御を可能にする。
請求項（抜粋）：
第1及び第2電極とその第1及び第2電極間の導通状態を制御する制御電極とを持ち該第1電極同士が接続されてそれぞれ差動動作を行う第1及び第2のトランジスタと、前記各第1及び第2のトランジスタの第2電極と電源間にそれぞれ接続された第1及び第2の負荷抵抗と、前記第1及び第2のトランジスタの第1電極同士の接続ノードに接続され、該第1及び第2のトランジスタに電流を供給する第1の電流源とを有し、1対の差動信号入力端子を介して前記各第1及び第2のトランジスタの制御電極に与えられた入力信号の電位を差動増幅する第1の差動増幅部と、前記第1及び第2電極と制御電極とを持ち該第1電極同士が接続されてそれぞれ差動動作を行う第3及び第4のトランジスタと、前記第3及び第4のトランジスタの第1電極同士の接続ノードに接続され、該第3及び第4のトランジスタに電流を供給する第2の電流源とを有し、前記3及び第4のトランジスタの第2電極は前記第1及び第2の負荷抵抗を介して電源にそれぞれ接続されかつ制御電極には1対のオフセット制御端子を介したオフセット制御信号の電位がそれぞれ印加され、前記第1の差動増幅部の出力信号中のオフセットを補償する第2の差動増幅部とを、備えたことを特徴とするオフセットキャンセル回路。
IPC (3件)：
H03F 3/45
, H03F 3/34
, H03G 3/02
