特許
J-GLOBAL ID：200903017355140011
プリント基板の配線構造チェックシステム
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2000-196793
公開番号（公開出願番号）：特開2002-016337
出願日： 2000年06月29日
公開日（公表日）： 2002年01月18日
要約：
【要約】【課題】 プリント基板上の電源ピンまたはグランドピンに対応するデカップリングコンデンサの容量値、及びその配置が最適であるか否かを検証する。【解決手段】 高速IC1に接続されたデカップリングコンデンサD1に対し、該コンデンサに接続された高速IC1の同電位の電源ピンの本数と、該同電位の電源ピンと該コンデンサの電源ピンとの間のビアの有無をチェックすると共に、デカップリングコンデンサD1,D2の最適な配置位置、最適な容量値を、簡単な計算式を用いて算出し、仮設計されている現在の配置位置、及び、容量値が上記算出結果と大きく異なる場合には、当該デカップリングコンデンサの配置位置、及び、容量値が最適になるように指示するメッセージを出力する。
請求項（抜粋）：
プリント基板上に仮設計された配線の配線構造をチェックするためのプリント基板の配線構造チェックシステムであって、前記配線上に存在する部品群リストから全てのICの部品番号を抽出すると共に、前記IC各々の特性仕様を抽出し、該特性仕様に含まれる前記IC周辺パルス電流の“立ち上がり時間”から、チェック対象となる高速ICを選別する対象抽出手段と、前記抽出された高速ICについて、該高速ICに接続されたコンデンサを全て抽出すると共に、該抽出されたコンデンサを容量値の小さい順に第1のデカップリングコンデンサと、第2のデカップリングコンデンサのグループに分類する分類手段と、前記高速ICの電源ピンの内、前記第1のデカップリングコンデンサの電源ピンと接続されている同電位の電源ピンの本数が所定の本数を超える場合に第1の対策指示を表示する第1の対策表示手段と、前記同電位の電源ピンから前記第1のデカップリングコンデンサに至る配線経路上にビアが存在する場合に第2の対策指示を表示する第2の対策指示を表示する手段と、前記第1と第2のデカップリングコンデンサの最適配置を異なる複数のチェック項目を反映した複数の数式により求める最適配置計算手段と、前記第1と第2のデカップリングコンデンサの仮設計として与えられた配置を、前記複数の数式により求めた最適配置の各々と照合してチェックすると共に、前記比較対象間に所定の限界を超える不一致が存在する場合に、第3の対策指示を表示する第3の対策表示手段と、前記第1と第2のデカップリングコンデンサが備えるべき最適容量値をそれぞれ計算する最適容量値計算手段と、前記第1と第2のデカップリングコンデンサに仮設計として与えられた容量値と前記最適容量値とを比較する比較手段と、前記比較対象間に所定の限界を超える不一致が存在する場合に、第4の対策指示を表示する第4の対策表示手段と、を有することを特徴とするプリント基板の配線構造チェックシステム。
IPC (2件)：
H05K 3/00
, G06F 17/50 666
H05K 3/00 D
, G06F 17/50 666 V
5B046AA08
, 5B046BA05
, 5B046JA03
, 5B046JA10
