特許

J-GLOBAL ID：200903017653209628

半導体基板に形成された空洞の中にチタン元素フリーのライナを沈着する方法

発明者： ギリッシュ エー.ディジィット ,  アンソニー ジェイ.コネクニ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-331129
公開番号（公開出願番号）：特開平9-275141
出願日： 1996年12月11日
公開日（公表日）： 1997年10月21日
要約：

【要約】【課題】 半導体装置に形成された空洞の中にライナを沈着する方法を提供する。【解決手段】 従来のスパッタ・エッチングおよびチタン元素の沈着を行わない、チタン元素を有しないライナおよび空洞清浄化工程が得られる。低電力プラズマ・エッチングにより、空洞28の事前調整/清浄化が行われる。耐熱性金属が空洞ライナ47として備えられる。このライナは、複数個の離散的耐熱性ライナ層47aで構成され、CVDおよび/またはPVDにより沈着される。それぞれのライナ層沈着段階の間に、低電力プラズマ清浄化段階が行われる。空洞を完全に充填するために、適切な金属プラグが空洞に向けて沈着される。金属プラグは、アルミニウム元素またはアルミニウム合金のプラグであることが好ましい。

請求項（抜粋）：

半導体基板を備える段階と、前記基板に空洞を形成する段階と、化学的蒸気沈着工程および物理的蒸気沈着工程の少なくとも1つの工程により、100オングストロームまでの厚さの、チタンを有しない複数個の離散的な耐熱性金属ライナ層で構成される耐熱性金属ライナを前記空洞に取り付ける段階と、前記第1ライナ層の沈着の後、前記空洞の低電力プラズマ清浄化を行う中間に配置された段階と、を有する、半導体装置に形成された空洞の中にライナを沈着する方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3205

FI (3件)：

H01L 21/90 B ,  H01L 21/28 301 R ,  H01L 21/88 N

引用特許：

審査官引用 (2件)

• 特開平4-100221
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-044578   出願人：川崎製鉄株式会社, 東京エレクトロン株式会社