半導体装置の製造方法

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：伊丹勝
公報種別：公開公報
出願番号（国際出願番号）：特願2003-343212
公開番号（公開出願番号）：特開2004-104141
出願日： 2003年10月01日
公開日（公表日）： 2004年04月02日
要約：

【課題】不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のMISトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。【解決手段】高耐圧回路部のウェル3,4の形成及びチャネルイオン注入を行う。積層ゲート型不揮発性メモリセルアレイのトンネル酸化膜6、浮遊ゲートとなるポリシリコン膜7及びONO膜8を形成した後、トンネル酸化膜6、ポリシリコン膜7及びONO膜8をメモリセルアレイ領域に選択的に残す一方、高耐圧回路部及び低耐圧回路部でシリコン基板1の表面を露出させ、第1のゲート酸化膜9を形成する。低耐圧回路部について第1のゲート酸化膜を犠牲酸化膜として高加速イオン注入によりウェル10,11の形成とチャネル制御を同時に行う。その後低耐圧回路部の第1のゲート酸化膜を除去して、低耐圧回路部に第2のゲート酸化膜12を形成する。【選択図】図9

請求項（抜粋）：

第1のMISトランジスタ回路と、この第1のMISトランジスタ回路よりゲート絶縁膜厚が薄い第2のMISトランジスタ回路とを集積形成する半導体装置の製造方法において、半導体基板に犠牲絶縁膜を形成し、第1のMISトランジスタ回路の形成領域に選択的に不純物イオン注入を行う第1のイオン注入工程と、前記犠牲絶縁膜を除去した後、前記半導体基板に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜を通して前記半導体基板の第2のMISトランジスタ回路の形成領域に選択的に不純物イオン注入を行う第2のイオン注入工程と、前記第1のゲート絶縁膜のうち第2のMISトランジスタ回路の形成領域にある部分を選択的に除去した後、前記半導体基板の第2のMISトランジスタ回路の形成領域に第1のゲート絶縁膜より薄い第2のゲート絶縁膜を形成する工程と、第1及び第2のMISトランジスタ回路の形成領域にそれぞれゲート電極を形成し、ソース及びドレイン拡散層を形成する工程と、を備え、前記第1、第2のイオン注入工程は、それぞれ第1、第2のMISトランジスタ回路のウェル形成及びチャネル制御のための不純物をイオン注入するものである、ことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L21/8247 , H01L21/8234 , H01L27/088 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792

FI (5件)：

H01L27/10 434 , H01L27/10 461 , H01L27/10 481 , H01L29/78 371 , H01L27/08 102C

Fターム (41件)：

5F048AA05 , 5F048AA07 , 5F048AA09 , 5F048AB01 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048BB01 , 5F048BB05 , 5F048BB11 , 5F048BB16 , 5F048BB17 , 5F048BD04 , 5F048BE03 , 5F048BE05 , 5F048BG13 , 5F083EP02 , 5F083EP23 , 5F083EP55 , 5F083ER21 , 5F083GA28 , 5F083JA04 , 5F083NA01 , 5F083PR34 , 5F083PR36 , 5F083PR43 , 5F083PR45 , 5F083PR53 , 5F083PR55 , 5F083ZA07 , 5F083ZA08 , 5F083ZA12 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BD27 , 5F101BD35 , 5F101BE07 , 5F101BH09 , 5F101BH16 , 5F101BH21

引用特許：

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平6-156586 出願人：株式会社東芝
特開平2-264464
特開昭62-023150

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