特許

J-GLOBAL ID：200903095559416157

半導体記憶装置の製造方法

発明者： 田中 秀幸
出願人/特許権者： ヤマハ株式会社
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平6-323487
公開番号（公開出願番号）：特開平8-162544
出願日： 1994年12月01日
公開日（公表日）： 1996年06月21日
要約：

【要約】【目的】 高加速イオン注入を用いることなく簡単にデータ書込みを可能とした短納期型に適した半導体記憶装置の製造方法を提供する。【構成】 NAND型マスクROMの製造方法であって、シリコン基板1に多結晶シリコン膜3aとWシリサイド膜3bの積層膜からなるゲート電極3を持つ複数のMOSトランジスタを形成し、D型に設定すべきMOSトランジスタ領域に開口7を持つレジストパターン6を形成し、ゲート電極3の多結晶シリコン膜3aをサイドエッチングした後、斜めイオン注入と熱処理により、n型チャネル拡散層8を形成する。

請求項（抜粋）：

MOSトランジスタがマトリクス配列されてメモリセルアレイが構成され、マスクプログラムによりメモリセルアレイ内のMOSトランジスタが選択的に他と異なる所定のしきい値に設定される半導体記憶装置の製造方法において、半導体基板に多結晶シリコン膜と金属シリサイド膜の積層膜からなるゲート電極を持つ複数のMOSトランジスタを形成する工程と、前記複数のMOSトランジスタのうち前記所定のしきい値に設定すべきMOSトランジスタ領域に開口を持つレジストパターンを形成する工程と、前記レジストパターンの開口を介して前記ゲート電極の多結晶シリコン膜をサイドエッチングする工程と、サイドエッチングされた前記多結晶シリコン膜の横方向からの不純物ドーピングにより、前記所定のしきい値を得るためのチャネル拡散層を形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。

IPC (3件)：

H01L 21/8246 ,  H01L 27/112 ,  H01L 29/78

FI (2件)：

H01L 27/10 433 ,  H01L 29/78 301 M

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-289013   出願人：三菱電機株式会社