特許
J-GLOBAL ID：200903017783401768
DRAM制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-187365
公開番号（公開出願番号）：特開平9-034806
出願日： 1995年07月24日
公開日（公表日）： 1997年02月07日
要約：
【要約】【課題】 制御回路を集積化できるDRAM制御装置を提供すること。【解決手段】 第1のリセット信号は、主電源の電圧が第1の閾値以下、または閾値を越えてから所定の時間が経過するまでアクティブになる。第2のリセット信号は監視電圧が第2の閾値以下、または閾値を越えてから所定の時間が経過するまでアクティブになる。DRAMには、主電源または予備電源から電力が供給される。予備電源は主電源により充電される。DRAM制御手段は主電源により駆動され、第1のリセット信号がアクティブになると、DRAMをバックアップ状態に遷移させ、その後監視電圧出力を第2の閾値以下に変化させる。第1のリセット信号がアクティブでなくなると監視電圧出力を第2の閾値を越える電圧にし、DRAMをバックアップ状態から復帰させる。CPUは主電源により駆動され、第2のリセット信号によりリセットされる。
請求項（抜粋）：
(1)主電源の電圧が第1の閾値以下の期間、および前記電圧が前記第1の閾値以下の電圧から当該閾値を越えた電圧に変化してから第1の所定の時間が経過するまでの期間に、第1のリセット信号をアクティブにし、他の期間に前記第1のリセット信号を非アクティブにする第1の電圧監視手段と、(2)監視電圧が第2の閾値以下の期間、および前記監視電圧が前記第2の閾値以下の電圧から当該閾値を越えた電圧に変化してから第2の所定の時間が経過するまでの期間に、第2のリセット信号をアクティブにし、他の期間に前記第2のリセット信号を非アクティブにする第2の電圧監視手段と、(3)主電源が投入されている時に充電され、前記主電源が投入されていないときに放電する予備電源と、(4)前記主電源が投入されているときに前記主電源から電力が供給され、前記主電源が投入されていないときに前記予備電源から電力が供給されるDRAMと、(5)前記主電源により駆動されるDRAM制御手段であって、前記第1のリセット信号がアクティブになると、前記DRAMをバックアップ状態に遷移させるDRAM制御信号を出力し、その後に前記監視電圧を前記第2の閾値以下に変化させる手段と、前記第1のリセット信号がアクティブでなくなると、前記監視電圧を前記第2の閾値を越える電圧に変化させ、前記DRAMをバックアップ状態から復帰させるDRAM制御信号を出力する手段とを有するDRAM制御手段と、(6)前記主電源により駆動され、前記第2のリセット信号によりリセットされるCPUとを備えたことを特徴とするDRAM制御装置。
IPC (4件)：
G06F 12/16 340
, G06F 1/28
, G06F 1/26
, G06F 1/24
G06F 12/16 340 M
, G06F 1/00 333 D
, G06F 1/00 335 A
, G06F 1/00 350 B
, G06F 1/00 351
