特許

J-GLOBAL ID：200903017803522575

半導体装置の製造方法

発明者： 秋山 直人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平7-291962
公開番号（公開出願番号）：特開平9-115888
出願日： 1995年10月13日
公開日（公表日）： 1997年05月02日
要約：

【要約】【課題】 良い電気特性のオンラインスルーホールが得られず、また、歩留り、信頼性が低かった。【解決手段】 半導体基板1上に酸化シリコン層2を形成し、次いで、下層配線層3のパターンを形成する。さらに、その全面に窒化シリコン層4を形成し、次いで、層間絶縁層としての酸化シリコン層5を形成する。次に、フォトレジスト層6をマスクとして、酸化シリコン層5を異方性ドライエッチング法で除去し、次いで、窒化シリコン層4を除去してスルーホールTHを形成する。この酸化シリコン層5のエッチングの際に窒化シリコン層4がエッチングストッパとして作用する。

請求項（抜粋）：

半導体基板(1)上に第1の絶縁層(2)を形成する工程と、該第1の絶縁層上に下層配線層(3)を形成する工程と、該下層配線層及び前記第1の絶縁層上に第2の絶縁層(4)を形成する工程と、該第2の絶縁層上に該第2の絶縁層のエッチング速度より大きいエッチング速度を有する第3の絶縁層(5)を形成する工程と、前記下層配線層上の前記第3の絶縁層を、前記第2の絶縁層をエッチングストッパとして、エッチングしてスルーホール(TH)を形成する工程と、該スルーホールを介して前記第2の絶縁層をエッチング除去する工程とを具備する半導体装置の製造方法

IPC (4件)：

H01L 21/3065 ,  H01L 21/28 ,  H01L 21/318 ,  H01L 21/768

FI (5件)：

H01L 21/302 J ,  H01L 21/28 L ,  H01L 21/318 C ,  H01L 21/302 E ,  H01L 21/90 A

引用特許：

審査官引用 (2件)

• 特開昭59-169151
  
• 薄膜の加工方法
  公報種別：公開公報   出願番号：特願平5-279935   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社