特許

J-GLOBAL ID：200903017894903800

表面チャネル型MOSトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法

発明者： 松岡 俊匡 ,  柿本 誠三 ,  林田 茂樹 ,  岩田 浩
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-167470
公開番号（公開出願番号）：特開平9-017883
出願日： 1995年07月03日
公開日（公表日）： 1997年01月17日
要約：

【要約】【構成】 半導体基板1上にゲート絶縁膜5を介して形成されたゲート電極6が少なくとも不純物がほぼ均一にドープされた膜厚100〜200nmのポリシリコンからなり、半導体基板1内に形成されたソース/ドレイン領域11がゲート電極6に対して自己整合的に形成された表面チャネル型MOSトランジスタ。【効果】 NMOSでは、ゲート電極のゲート絶縁膜側での空乏層形成を抑え、良好なサブスレッショルド特性、高駆動力が得られる。PMOSでは、ゲート電極から半導体基板へのB突き抜けが防止されるため、さらに上記空乏層の形成を抑え、上記効果を得ることができる。また、B突き抜けが防止され、ゲート絶縁膜として通常の酸化膜やN2 Oによる低窒素濃度の窒化酸化膜等を所望の膜厚で適用でき、電子トラップの多いゲート絶縁膜を用いる必要が無くなり、良好な特性を有する表面チャネル型MOSトランジスタを得ることが可能となる。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して形成されたゲート電極が、少なくとも不純物がほぼ均一にドーピングされた膜厚100〜200nmのポリシリコンからなり、かつ前記半導体基板内に形成されたソース/ドレイン領域が前記ゲート電極に対して自己整合的に前記不純物と同一の不純物を含有してなることを特徴とする表面チャネル型MOSトランジスタ。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 27/08 321 E ,  H01L 29/78 301 P ,  H01L 29/78 301 L

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-012604   出願人：川崎製鉄株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-022592   出願人：シャープ株式会社