特許

J-GLOBAL ID：200903017916908348

半導体メモリ装置、その製造方法及びそのマスクデータの作成方法

発明者： 祐川 光成 ,  渡辺 武士 ,  星野 晶 ,  浜田 昌幸
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-100694
公開番号（公開出願番号）：特開2000-294749
出願日： 1999年04月07日
公開日（公表日）： 2000年10月20日
要約：

【要約】【課題】 所謂シリンダ型のメモリセルにおけるコンタクトホールの突き抜け及び接触抵抗の不安定を防止することができ、信頼性が高い半導体メモリ装置及びその製造方法を提供する。【解決手段】 シリンダ形状の下部電極10の内面に容量絶縁膜11及び上部電極12が形成されて容量セルが構成され、この容量セルの近傍に容量セルと同一深さの溝が形成されてその内面に導電層30,31が形成されている。導電層30と上部電極12とは上部電極延出部13により接続されており、前記溝内の底部において、上部電極コンタクト32が導電層30に接続されている。

請求項（抜粋）：

層間絶縁膜と、この層間絶縁膜内に形成された筒状の下部電極と、この下部電極の内面に形成された容量絶縁膜と、この容量絶縁膜を間に挟んで前記下部電極に対向するように形成された上部電極と、前記層間絶縁膜内に形成された筒状の溝と、この溝の内面に形成された導電層と、前記上部電極と前記導電層とを接続する上部電極延出部と、前記層間絶縁膜に形成され前記溝の底部で前記導電層に接続された上部電極コンタクトと、前記層間絶縁膜上に形成され前記上部電極コンタクトに接続された上部電極配線とを有することを特徴とする半導体メモリ装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768

FI (3件)：

H01L 27/10 681 C ,  H01L 21/90 C ,  H01L 27/10 621 C

Fターム (11件)：

5F033JJ11 ,  5F033KK01 ,  5F033NN06 ,  5F033NN07 ,  5F083AD24 ,  5F083KA01 ,  5F083KA05 ,  5F083LA11 ,  5F083MA05 ,  5F083MA06 ,  5F083MA19

引用特許：

審査官引用 (1件)

• DRAMおよびその製造方法
  公報種別：公開公報   出願番号：特願平9-040581   出願人：ソニー株式会社