プリント基板の試験装置

発明者：
出願人/特許権者：
代理人 (1件)：志賀富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-278695
公開番号（公開出願番号）：特開平11-120022
出願日： 1997年10月13日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】複数のI/Oレジスタ等を実装したプリント基板の試験は、アドレスデコーダの出力及びそのパターン短絡等には特殊なハードウェア等を付加しない限り試験できない。【解決手段】各I/Oレジスタのアドレスとそのビットデータからなる第1の二次元配列ex_adrsを用意し(S1)、サブルーチンAは、各I/Oレジスタのアドレスを順に格納するとともにその数nを求め、サブルーチンBは、配列ex_adrsに格納される各I/Oレジスタのビットデータをアクセス前のデータとして保存し、この後に1つのI/Oレジスタに対してビットデータをリード・ライトし、このアクセス後の各I/Oレジスタのビットデータの変化からデコーダパターン等の正常/異常をチェックする。

請求項（抜粋）：

アドレスデコーダによって選択されるリード・ライト可能な複数のI/Oレジスタを実装したプリント基板の試験装置であって、前記各I/Oレジスタのアドレスとそのビットデータからなる第1の二次元配列に各I/Oレジスタのアドレスを順に格納する手段と、前記配列に格納される全てのI/Oレジスタのビットデータを第2の二次元配列に保存し、この後に1つのI/Oレジスタに対してビットデータをリード・ライトした結果の一致/不一致で当該I/Oレジスタに対する正常/異常をチェックし、この後に全てのI/Oレジスタのビットデータを第3の二次元配列に保存し、前記第2の二次元配列と第3の二次元配列の対応するビットデータの排他的論理和で前記デコーダのデコードパターン等の正常/異常をチェックする手段を備えたことを特徴とするプリント基板の試験装置。

IPC (2件)：

G06F 11/22 330 , G06F 11/22 350

FI (2件)：

G06F 11/22 330 J , G06F 11/22 350 A

引用特許：

審査官引用 (1件)

RAMのチェック方法
公報種別：公開公報出願番号：特願平4-141853 出願人：富士電機株式会社, 富士ファコム制御株式会社

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