特許

J-GLOBAL ID：200903018290021822

窒化物半導体素子および窒化物半導体素子の製造方法

発明者： 大嶽 浩隆 ,  藤嶌 辰也
出願人/特許権者： ローム株式会社
代理人 (2件)： 稲岡 耕作 ,  川崎 実夫
公報種別：公開公報
出願番号（国際出願番号）：特願2007-330356
公開番号（公開出願番号）：特開2009-152462
出願日： 2007年12月21日
公開日（公表日）： 2009年07月09日
要約：

【課題】オン抵抗が低減された窒化物半導体素子およびその製造方法を提供すること。【解決手段】この窒化物半導体素子は、n型層3、p型層4およびn型層5を有する窒化物半導体積層構造部2を備えている。窒化物半導体積層構造部2には、トレンチ6が形成されている。トレンチ6の壁面7の全域を覆うように、n型チャネル層8が形成されている。トレンチ6において、n型チャネル層8の内側には、p型不純物を含むGaNからなるp型ゲート層9が埋設されており、p型ゲート層9の最表面15には、ゲート電極10が形成されている。また、n型層5の最表面16には、ソース電極11が形成され、基板1の他方面には、ドレイン電極12が接触形成されている。【選択図】図1

請求項（抜粋）：

n型のIII族窒化物半導体からなる第1層、この第1層に設けられたp型不純物を含むIII族窒化物半導体からなる第2層、およびこの第2層に設けられたn型のIII族窒化物半導体からなる第3層を備え、前記第1、第2および第3層に跨る壁面を有する窒化物半導体積層構造部と、 前記壁面に、前記第1、第2および第3層に跨って形成されたn型のIII族窒化物半導体からなる第4層と、 前記第4層を挟んで、前記第2層に対向するように形成されたp型不純物を含むIII族窒化物半導体からなる第5層と、 前記第5層に電気的に接続されるように形成されたゲート電極と、 前記第3層に電気的に接続されるように形成されたソース電極と、 前記第1層に電気的に接続されるように形成されたドレイン電極と を含む、窒化物半導体素子。

IPC (3件)：

H01L 29/80 ,  H01L 21/337 ,  H01L 29/808

FI (2件)：

H01L29/80 V ,  H01L29/80 C

Fターム (17件)：

5F102FA02 ,  5F102GB04 ,  5F102GC08 ,  5F102GC09 ,  5F102GD04 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ10 ,  5F102GL04 ,  5F102GR01 ,  5F102GR11 ,  5F102GR13 ,  5F102GS03 ,  5F102HC02 ,  5F102HC15

引用特許：

出願人引用 (1件)

• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願2001-361183   出願人：古河電気工業株式会社