特許
J-GLOBAL ID：200903018368506801

半導体装置の製造方法

発明者：
田桑 哲也

田桑 哲也 について

, 
山田 義明

山田 義明 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平9-016191
公開番号（公開出願番号）：特開平10-022390
出願日： 1997年01月30日
公開日（公表日）： 1998年01月23日
要約：
【要約】【目的】 高アスペクト比のコンタクト孔を埋め込むことができるようにする。CVD法によるTiN膜、Ti膜に剥離が発生することのないようにする。【構成】 シリコン基板1上に層間絶縁膜であるBPSG膜2を形成し、その上にスパッタ法により第1のTiN(又はTi)膜3を形成する〔(a)図〕。フォトレジスト膜4を形成し、これをマスクにコンタクト孔を形成する〔(b)図〕。プラズマCVD法によりTi膜5を、熱CVD法により第2のTiN膜6を形成する〔(c)図〕。エッチバックを行って、BPSG膜上のTiN膜、Ti膜を除去した後、BPSG膜上にAl配線(図示なし)を形成する。【効果】 スパッタ法によるTiN膜3は、シリコン酸化膜に対する密着性が高くかつ圧縮応力が働くように形成することができるため、CVD法TiN膜6の引っ張り応力を緩和して、TiN膜6の剥離を防止することができる。
請求項（抜粋）：
(1)素子が形成された半導体基板上に層間絶縁膜を形成する工程と、(2)前記層間絶縁膜上にスパッタリング法により第1のTiN膜を形成する工程と、(3)少なくとも所定の領域の前記層間絶縁膜を選択的にエッチング除去して下層の導電体層を露出させるコンタクトホールおよび/またはスルーホールを形成する工程と、(4)化学気相成長法により全面に第2のTiN膜を堆積してコンタクトホールおよび/またはスルーホール内を第2のTiN膜により埋め込む工程と、(5)少なくとも前記コンタクトホールおよび/またはスルーホール内のTiNを残し、不要の第1および第2のTiN膜をエッチング除去する工程と、を含み、この順で若しくは前記第(2)の工程と前記第(3)の工程との順序を入れ替えて行うことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/28 301
FI (2件)：
H01L 21/90 D ,  H01L 21/28 301 R
引用特許：
審査官引用 (3件)

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