特許
J-GLOBAL ID：200903018417326318
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-189007
公開番号（公開出願番号）：特開2000-068480
出願日： 1999年07月02日
公開日（公表日）： 2000年03月03日
要約：
【要約】【課題】 ストレージノードの形成のための導電膜下部に形成される絶縁膜を従来の膜と異なるもので形成することにより、絶縁膜がエッチングされるときに生じるエッチング副産物によってストレージコンタクトプラグの上部領域及びストレージノードがオーバーエッチングされることを防止するエッチング防止膜を形成し、安定なキャパシタを形成することができる半導体装置の製造方法を提供する。【解決手段】 窒素成分を含む多層絶縁膜108の最上部層上の第2導電膜110をオーバーエッチングしてストレージノード116を形成する。第2導電膜の両側壁にエッチング防止膜118が形成されるので、ストレージノード116の形成のためのオーバーエッチングでコンタクトホール内のストレージコンタクトプラグ114及びストレージノード116がエッチングされ発生する抵抗の増加及びストレージノード116の倒れを防止することができる。
請求項（抜粋）：
窒素成分を含有する最上部層を有する多層の絶縁膜を半導体基板上に形成する段階と、前記絶縁膜を選択的にエッチングしてコンタクトホールを形成する段階と、前記コンタクトホールを通して前記半導体基板と電気的に連結される導電膜を前記絶縁膜上に形成する段階と、前記コンタクトホールの両側に位置する前記絶縁膜上の前記導電膜をオーバーエッチングすることにより導電パターンを形成し、前記オーバーエッチング中に前記最上部層がエッチングされることにより発生するエッチング副産物により前記導電パターンの両側壁に前記両側壁がエッチングされるのを防止するエッチング防止膜が形成される段階と、を含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 21/28
, H01L 21/768
H01L 27/10 621 Z
, H01L 21/28 F
, H01L 21/90 D
出願人引用 (7件)
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審査官引用 (7件)
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