特許
J-GLOBAL ID：200903035611081301
メモリキャパシタの形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-183036
公開番号（公開出願番号）：特開平9-036320
出願日： 1995年07月19日
公開日（公表日）： 1997年02月07日
要約：
【要約】【目的】 円筒型メモリキャパシタの形成においてシリンダ部分の脱落を防止する。【構成】 MOSFET12を覆うSiO2絶縁膜20上に順次に、SiN エッチングストッパ22及びpolySi下層電極材料を積層し、然る後、下層電極材料上にSiO2ダミーパターン26を形成する。次いでドライエッチングにより、ダミーパターン26を介して下層電極材料をエッチングして、オーバーハング状の側壁28a を有する下層電極突起28を形成する。次いでダミーパターン26上にpolySiサイドウォール形成材料を積層し、然る後、異方性エッチングによりサイドウォール形成材料をエッチングして、下層電極突起28の側壁28a からダミーパターン26の側壁26a にわたる領域に、サイドウォールを形成する。次いでダミーパターン26をエッチング除去する。この除去の際に、サイドウォールが下層電極突起28から剥離することがあっても、サイドウォールはオーバーハング状の側壁28a に引っ掛かるので、サイドウォールの脱落を防止できる。
請求項（抜粋）：
基板に形成したメモリトランジスタ上に層間絶縁膜を介して設けた下層電極と、該下層電極上に順次に設けたキャパシタ絶縁膜及び上層電極とを備えて成るメモリキャパシタを形成するに当り、層間絶縁膜上に下層導電性膜を形成する工程と、前記下層導電性膜上にダミーパターンを形成する工程と、前記ダミーパターンを介し下層導電性膜をエッチングして、前記基板に覆い被さるようなオーバーハング状の側壁を有する下層電極突起を形成する工程と、前記下層電極突起の側壁からダミーパターンの側壁にわたってサイドウォールを形成する工程と、ダミーパターンを除去した後、サイドウォール上にキャパシタ絶縁膜及び上層電極を形成する工程とを含んで成ることを特徴とするメモリキャパシタの形成方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
