特許

J-GLOBAL ID：200903018455417084

半導体装置

発明者： 川 口 雄 介 ,  小 野 昇太郎 ,  中 川 明 夫
出願人/特許権者： 株式会社東芝
代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  高橋 佳大
公報種別：公開公報
出願番号（国際出願番号）：特願2003-026086
公開番号（公開出願番号）：特開2004-241413
出願日： 2003年02月03日
公開日（公表日）： 2004年08月26日
要約：

【課題】素子特性指標Ron・Qgdの値が小さく、且つ、アバランシェ耐量が大きいトレンチゲート型パワーMOSFETを提供する。【解決手段】本発明に係る半導体装置は、従来の通常のトレンチゲート型パワーMOSFETと同等のピッチで複数列のストライプ状トレンチが形成され、且つ、ゲート電極が一列又は二列おきのトレンチ内に、ソース電極が残余のトレンチ内に形成されているものである。【選択図】 図1

請求項（抜粋）：

第一導電型の半導体基板と、 前記半導体基板上に形成された第一導電型の半導体層と、 前記半導体層上に形成された第二導電型のベース層と、 前記ベース層表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチと、 前記各トレンチの側面及び底面に形成された絶縁膜と、 前記各トレンチ間の前記ベース層表層部に形成された第一導電型のソース層と、 前記各トレンチ間の前記ベース層表層部中央に形成された第二導電型のストライプ状コンタクト層と、 前記複数列のトレンチのうち一列おきの各トレンチ内に形成されたゲート電極と、 前記ゲート電極が形成されたトレンチ以外の前記各トレンチ内並びに前記各ソース層及び前記コンタクト層上に形成されたソース電極と、 前記半導体基板裏面に形成されたドレイン電極と、 を備えていることを特徴とする半導体装置。

IPC (1件)：

H01L29/78

FI (2件)：

H01L29/78 652M ,  H01L29/78 653A

引用特許：

審査官引用 (4件)

• 絶縁ゲート型半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-351253   出願人：三洋電機株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-260709   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2001-160160   出願人：三菱電機株式会社
• 絶縁ゲート型半導体素子
  公報種別：公開公報   出願番号：特願2000-192362   出願人：株式会社東芝