特許

J-GLOBAL ID：200903047182375790

半導体装置及びその製造方法

発明者： 河村 圭子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-260709
公開番号（公開出願番号）：特開2001-085688
出願日： 1999年09月14日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】 オン抵抗を低減しつつ高耐圧を維持できる半導体装置およびその製造方法を提供すること。【解決手段】 ドレイン領域としてのn型半導体基板20上にゲート絶縁膜21を介してゲート電極22が設けられ、半導体基板20中には、ベース領域としてのp型不純物拡散層23と、ソース領域としてのn+型不純物拡散層24とが、それらの一部がゲート電極22下部に位置するように設けられている。そして、ゲート電極22の両側には、p型不純物拡散層23とn+型不純物拡散層24とを貫通するようにトレンチ25が設けられ、そのトレンチ25内には絶縁膜26を介して導電性部材27が埋め込まれ、この導電性部材27上にはソース電極28が設けられていることを特徴としている。

請求項（抜粋）：

半導体基板に形成されたドレイン領域と、前記ドレイン領域内の表面一部領域に各々隔離して設けられ、前記ドレイン領域とpn接合を形成するベース領域と、前記ベース領域の各々表面一部領域に前記ドレイン領域と隔離して形成されたソース領域と、隣接する前記ベース領域間にわたって、前記ドレイン領域の表面上、前記ベース領域の表面上及び前記ソース領域の一部表面上を覆うように、絶縁膜を介して形成されたゲート電極と、前記ゲート電極と隔離して前記ベース領域及び前記ソース領域とを貫通して形成されたトレンチと、前記トレンチ内壁の底部、及び側壁部の少なくとも一部に形成された誘電体膜と、前記誘電体膜を介して前記トレンチ内に導電性部材を充填して形成されたソース電極とを具備したことを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/329 ,  H01L 29/861

FI (5件)：

H01L 29/78 652 K ,  H01L 29/78 652 H ,  H01L 29/78 653 A ,  H01L 29/91 B ,  H01L 29/91 D

引用特許：

審査官引用 (1件)

• 縦型MOSFET
  公報種別：公開公報   出願番号：特願平11-161804   出願人：富士電機株式会社