出力バッファ回路

発明者： ,
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-337065
公開番号（公開出願番号）：特開平9-083339
出願日： 1995年12月25日
公開日（公表日）： 1997年03月28日
要約：

【要約】【課題】貫通電流が流れるような論理に対応した電位が与えられた状態が生じた場合、自動的にその状態を脱する出力バッファ回路を得る。【解決手段】貫通検出部12aは、接続点N15,N24における論理がいずれも“H”レベルであった場合、それらの論理積である“H”を、活性化された貫通検出信号として条件追加部12bに与える。条件追加部12bにおいては遅延回路G21及びNANDゲートG22によって、貫通検出信号の活性化が所定時間よりも長いことが確認される。そして強制論理付与部12cへ論理“H”を与える。強制論理付与部12cにおいては、NMOSトランジスタQ13,Q14がオンし、接続点N15,N24のいずれにも強制的に論理“L”が与えられる。

請求項（抜粋）：

(a)第1及び第2の電位をそれぞれ与える第1及び第2の電位点と、(b)出力点と、(c)2値論理のいずれかに対応する第3の電位が与えられる制御端を有し、前記第3の電位が第1の論理及びこれと相補的な第2の論理に対応する場合に、前記第1の電位点と前記出力点との間をそれぞれ導通及び非導通させる第1の導通制御素子と、(d)2値論理のいずれかに対応する第4の電位が与えられる制御端を有し、前記第4の電位が第3の論理及びこれと相補的な第4の論理に対応する場合に、前記第2の電位点と前記出力点との間をそれぞれ導通及び非導通させる第2の導通制御素子と、(e)前記第3及び第4の電位がそれぞれ前記第1及び第3の論理に対応する場合に活性化する貫通検出信号を出力する貫通検出手段と、(f)前記貫通検出信号の活性化に基づいて、前記第1の導通制御素子の前記制御端に前記第2の論理を強制的に与える第1の論理付与機能と、前記第2の導通制御素子の前記制御端に前記第4の論理を強制的に与える第2の論理付与機能との、少なくともいずれか一方を果たす強制論理付与手段とを備える出力バッファ回路。

IPC (4件)：

H03K 19/0175 , H03K 17/16 , H03K 17/687 , H03K 19/0948

FI (4件)：

H03K 19/00 101 F , H03K 17/16 L , H03K 17/687 F , H03K 19/094 B

引用特許：

審査官引用 (3件)

特開平4-142112
BiCMOS回路
公報種別：公開公報出願番号：特願平4-015421 出願人：日本電気株式会社
特開平2-096428

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