不揮発性半導体記憶装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：則近憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平4-072027
公開番号（公開出願番号）：特開平5-275707
出願日： 1992年03月30日
公開日（公表日）： 1993年10月22日
要約：

【要約】 (修正有)【目的】選択トランジスタのゲート電極を構成する第1層多結晶シリコン膜と第2層多結晶シリコン膜を短絡することにより生じる実質的なセルサイズの増大をなくすことを目的とする。【構成】選択トランジスタSTのゲート電極を、メモリトランジスタMTの制御ゲートと同時に第2層導体膜36を形成することによりEEPROMを得る製造方法。【効果】本発明によれば、選択トランジスタのゲート電極に第2層多結晶シリコン膜を用いることによって、無駄なスペースをなくし、段差をなくすことにより、コンタクト部の微細化を可能とし、高集積化を図ったEEPROMが得られる。

請求項（抜粋）：

半導体基板上に、浮遊ゲートと制御ゲートが層間絶縁膜を介して積層された少なくとも一つのメモリトランジスタおよびこれと直列接続された選択トランジスタからなるメモリセルが配列形成された不揮発性半導体記憶装置を製造する方法であって、半導体基板上にメモリトランジスタ領域及び選択トランジスタ領域に、メモリトランジスタ領域に必要な膜厚の第1のゲート絶縁膜を形成した後、第1層導体膜を形成する工程と、前記第1層導体膜上に層間絶縁膜を形成し、この層間絶縁膜及び前記第1層導体膜のうち前記トランジスタのゲート領域を、もしくは前記選択トランジスタのゲート領域及びビット線コンタクト領域を選択的にエッチング除去する工程と、前記ゲート部に選択トランジスタ領域に必要な膜厚の第2のゲート絶縁膜を形成する工程と、第2層導体膜を形成する工程と、前記第2層導体膜を選択エッチングした後に前記第2のゲート絶縁膜を形成する時に前記第1層導体膜の側壁にできた絶縁膜を剥離する工程と、その次に層間絶縁膜及び第1導体膜を順次選択エッチングして、メモリトランジスタの浮遊ゲートと制御ゲート及び選択トランジスタのゲート電極を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (2件)：

H01L 29/788 , H01L 29/792

引用特許：

審査官引用 (4件)

特開平3-224265
特開昭62-073774
特開昭61-294871

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