特許
J-GLOBAL ID：200903019107131149

ゲートが分離した自己整合ダブル・ゲートMOSFET

発明者：
ガイ・コーエン

ガイ・コーエン について

, 
ホン-サン・フィリップ・ウォン

ホン-サン・フィリップ・ウォン について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレーション

インターナショナル・ビジネス・マシーンズ・コーポレーション について


代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-143342
公開番号（公開出願番号）：特開2002-016255
出願日： 2001年05月14日
公開日（公表日）： 2002年01月18日
要約：
【要約】【課題】 ダブル・ゲート集積回路を作製する方法及びその構造を提供すること。【解決手段】 方法は、チャネル層及びチャネル層の各側面に第1絶縁層を持つ積層構造を形成するステップ、積層構造に開口を形成するステップ、開口にソース及びドレインの領域を形成するステップ、積層構造の一部を除去してチャネル層の第1部分を露出したまま残すステップ、チャネル層に第1ゲート誘電層を形成するステップ、第1ゲート誘電層に第1ゲート電極を形成するステップ、積層構造の一部を除去してチャネル層の第2部分を露出したまま残すステップと、チャネル層に第2ゲート誘電層を形成するステップ、第2ゲート誘電層に第2ゲート電極を形成するステップ、及び自己整合イオン注入によりソース及びドレインの領域をドープするステップを含み、第1ゲート電極と第2ゲート電極は互いに独立に形成される。
請求項（抜粋）：
チャネル領域と、前記チャネル領域の上の第1ゲートと、前記チャネル領域の下の第2ゲートと、を含み、前記第1ゲート及び前記第2ゲートが互いに電気的に分離した、トランジスタ。
Fターム (33件)：
5F110AA08 ,  5F110BB03 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE22 ,  5F110EE30 ,  5F110EE32 ,  5F110EE41 ,  5F110FF02 ,  5F110FF12 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110GG28 ,  5F110HJ11 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK09 ,  5F110HK14 ,  5F110HK16 ,  5F110HK31 ,  5F110HK41 ,  5F110NN02 ,  5F110NN62 ,  5F110QQ11 ,  5F110QQ16 ,  5F110QQ17
引用特許：
審査官引用 (5件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平10-137236   出願人：株式会社東芝
  • 特開平2-294076
  • 半導体装置およびその作製方法
    公報種別：公開公報   出願番号：特願平6-180950   出願人：株式会社半導体エネルギー研究所
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