特許
J-GLOBAL ID：200903019519425414
パルス発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
石田 長七 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-308022
公開番号（公開出願番号）：特開平9-148896
出願日： 1995年11月27日
公開日（公表日）： 1997年06月06日
要約：
【要約】【課題】CPUへの割り込み処理や大きなメモリ空間を不要とし、任意の周波数のパルス信号を発生させることができるパルス発生回路を提供する。【解決手段】基準クロック信号Fcを分周回路1によって予め設定された段数分周して出力し、分周回路1の出力である基本クロック信号Fbを加減速回路に入力し、加減速回路2によって基本クロックFbを更に分周したパルス信号である出力信号Fout を出力する。加減速回路2の出力信号Fout の周波数は、データレジスタ制御部3に設定された入力されるデータに基づいて変化する。データレジスタ制御部3は初期値レジスタ6で設定されたデータScを起動周波数fsを決定するためのデータとして取り込み、以降、タイミング発生回路7からの加減算要求信号Srを受けとると、加減算器4での演算結果を読み込む。
請求項（抜粋）：
出力信号の周波数を決定するデータが設定されるデータレジスタ制御部と、基本クロック信号が入力され前記データレジスタ制御部から入力される前記データに基づいて所望の周波数のパルス信号を出力する加減速回路と、前記データレジスタ制御部へ加減算要求信号を送信するタイミング発生回路と、前記加減算要求信号の周期を決定する値が設定されるタイミングレジスタと、前記データレジスタ制御部の前記データを変化させる値を決定する加減算値が設定される加減算値レジスタと、前記データレジスタ制御部の前記データと前記加減算値とで加算または減算の演算を行い演算結果を前記データレジスタ制御部へ入力する加減算器とを備えて成ることを特徴とするパルス発生回路。
IPC (4件)：
H03K 3/78
, H02P 8/14
, H03K 3/02
, H03K 7/06
H03K 3/78
, H03K 3/02 Z
, H03K 7/06 A
, H02P 8/00 304 A
