特許

J-GLOBAL ID：200903019620058910

ゲルマニウム層を使用した大誘電率ゲートの構造と方法

発明者： 奥野 泰利 ,  スコット アール.サマーフェルト
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-368141
公開番号（公開出願番号）：特開平11-251593
出願日： 1998年12月24日
公開日（公表日）： 1999年09月17日
要約：

【要約】【課題】 集積回路内の金属-絶縁体-半導体電界効果トランジスタの構造と形成方法。【解決手段】 方法は、半導体基板20上にゲルマニウム層52を形成し、ゲルマニウム層の上に大誘電率ゲート誘電体56を沈積し、ゲート誘電層上にゲート電極60を形成する。ゲート誘電体の各側上の基板内にソースおよびドレインの領域64を形成する。好ましくはエピタキシャル的に生成される前記ゲルマニウム層は、一般にゲート誘電体と半導体基板の間の低誘電率層の形成を防止する。構造は半導体基板上に沈積されるゲルマニウム層52と、その上に沈積される大誘電率ゲート誘電体(例えば五酸化タンタル56)と、ゲート誘電体上に沈積されるゲート電極60を含む。この構造は、ゲート誘電体の各側上に配置されたソースおよびドレインの領域64を含む。

請求項（抜粋）：

集積回路内にMIS電界効果トランジスタを形成する方法であって、シリコン基板上にゲルマニウム層を形成することと、前記ゲルマニウム層に大誘電率ゲート誘電体を沈積し、これにより前記ゲルマニウム層が前記ゲート誘電体と前記基板の間に低誘電率層の形成を防止することと、前記ゲート誘電体上にゲート電極を形成することを含んでなる、前記方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 29/78 301 G ,  H01L 27/06 102 C ,  H01L 29/78 652 T ,  H01L 27/10 651

引用特許：

審査官引用 (4件)

• 緩衝層としてPb/Biを含有しないペロブスカイトを用いたPb/Biを含有する高比誘電率酸化物
  公報種別：公開公報   出願番号：特願平5-104552   出願人：テキサスインスツルメンツインコーポレイテツド
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平5-138871   出願人：テキサスインスツルメンツインコーポレイテツド
• 特開昭63-122177
  
• 特開昭63-122177