特許
J-GLOBAL ID：200903019622334605

半導体装置およびその製造方法

発明者：
大竹 文雄

大竹 文雄 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 中島 洋治 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-336044
公開番号（公開出願番号）：特開平7-202184
出願日： 1993年12月28日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 MOS型電界効果トランジスタおよびその製造方法に関し,ゲート電極のシート抵抗値を下げ,動作速度を高速化できるようにする。【構成】 ソース領域2およびドレイン領域3を有し,ソース領域2およびドレイン領域3間のチャネル領域上にゲート酸化膜4を介して第1ゲート電極5が形成されている。この第1ゲート電極5の側壁に,頭頂部を残してサイドウォール6a,6bが形成されている。第1ゲート電極5の頭頂部を第2ゲート電極7が被覆している。
請求項（抜粋）：
ソース領域およびドレイン領域を有し,該ソース領域およびドレイン領域間のチャネル領域上にゲート絶縁膜を介してゲート電極が形成されたMOS型電界効果トランジスタであって,ゲート絶縁膜上に形成された第1のゲート電極と,該第1のゲート電極の側壁を頭頂部を残して被覆するサイドウォールと,前記第1のゲート電極の頭頂部を被覆する第2のゲート電極とを含むことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/43 ,  H01L 21/336
FI (3件)：
H01L 29/78 301 G ,  H01L 29/46 D ,  H01L 29/78 301 P
引用特許：
出願人引用 (7件)
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審査官引用 (6件)
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