特許

J-GLOBAL ID：200903019882999821

セル当たり単一ビットからセル当たり複数ビットへのダイナミック・メモリ

発明者： バウアー,マーク・イー ,  タルレジャ,サンジャイ・エス ,  クオン,フイリップ・マリー ,  ミルズ,デュアン・アール ,  ロズマン,ロドニー・アール
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 黒川 弘朗 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-500973
公開番号（公開出願番号）：特表平10-501362
出願日： 1995年05月25日
公開日（公表日）： 1998年02月03日
要約：

【要約】セル当たり複数ビットを格納するために複数のしきい値レベルの1つを格納するためのメモリ・セル(200)を有するメモリ・システムを開示する。このメモリ・システムは、マルチレベル・セル・モードと標準セル・モードとを含む動作モードの選択を可能にするための切替え制御装置(205)を含む。このメモリ・システムは、標準セル・モードで動作しているときにセル当たり単一ビットを読み取り、マルチレベル・セル・モードで動作しているときにメモリ・セル当たり複数ビットのデータを読み取るための読取り回路をさらに含む。プログラム回路は、標準セル・モードで動作しているときにアドレス指定済みメモリ・セルについてメモリ・セル当たり単一ビットのデータをプログラミングし、マルチレベル・セル・モードで動作しているときにアドレス指定済みメモリ・セルについてメモリ・セル当たり複数ビットのデータをプログラミングする。

請求項（抜粋）：

メモリ・セル用の「n」ビットのデータの格納を示す状態を指定する2n個のウィンドウを区別する複数のしきい値レベルの1つを前記メモリ・セルに格納する複数のメモリ・セルと、 マルチレベル・セル・モードと標準セル・モードとを含むメモリ・システム用の動作モードの選択をする切替え制御装置と、 前記切替え制御装置および前記メモリ・セルに結合され、前記切替え制御装置が前記標準セル・モードの選択を示すときにセル当たり単一ビットを読み取り、前記切替え制御回路が前記マルチレベル・セル・モードの選択を示すときにメモリ・セル当たり複数ビットのデータを読み取る読み取り回路とを含むことを特徴とする、メモリ・システム。

IPC (3件)：

G11C 16/02 ,  G11C 11/41 ,  G11C 11/56

FI (4件)：

G11C 17/00 641 ,  G11C 11/56 ,  G11C 11/34 301 D ,  G11C 11/34 381 Z

引用特許：

審査官引用 (1件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-122014   出願人：新日本製鐵株式会社